如何强制一个VHDL块I / O端口Verilog测试潜水员

[howardc]

大家好，我想写一Verilog测试潜水员。但在我的设计，有一个VHDL的块。如果所有的设计都是以Verilog编码，我们可以强制如下信号：力top0.layer1.layer2.output1 = 1'b1;但如何做时，二层是一个VHDL块？如果有人熟悉这一点，请帮助我，谢谢。

 

[nand_gates]

如果乌拉圭回合使用ncsim然后有一个途径检索nc_mirror美元。它总是在你的痛苦有VHDL和Verilog环境共存！

 

[aji_vlsi]

嗨，[报价= howardc]大家好，我想写一Verilog测试潜水员。但在我的设计，有一个VHDL的块。如果所有的设计都是以Verilog编码，我们可以强制如下信号：力top0.layer1.layer2.output1 = 1'b1; [/报价]在总体风格，这是一个不鼓励使用武力来获取verifiction做，除了在某个角落的案件。 [报价]但如何做时，二层是一个VHDL块？如果有人熟悉这一点，请帮助我，谢谢。[/报价]你在模拟器上使用的工具提供了一种依赖。数控：NC_MIRROR的VCS：HDL_XMR MTI公司：信号间谍Aldec公司：信号代理（或类似的一些东西）。我们写了一个包装长延时，让您的结核病代码工具无关，但仅限于“探测器”的部分，可以很容易地扩展到部队如果需要，请参阅：[网址] www.noveldv.com /版图/ probe.tgz [/网址]心连心Ajeetha，CVC的[网址] www.noveldv.com [/网址]

 

[howardc]

喜nand_gates和aji_vlsi，您的回复表示感谢。 [报价= aji_vlsi]嘿，你在模拟器上使用的工具提供了一种依赖。数控：NC_MIRROR的VCS：HDL_XMR MTI公司：信号间谍Aldec公司：信号代理（或类似的一些东西）。我们写了一个包装长延时，让您的结核病代码工具无关，但仅限于“探测器”的部分，可以很容易地扩展到部队如果需要，请参阅：[网址] www.noveldv.com /版图/ probe.tgz [/网址]心连心Ajeetha，CVC的[网址] www.noveldv.com [/网址] [/报价]喜aji_vlsi，我无法访问[网址] www.noveldv.com /版图/ probe.tgz [/网址]。如果我想在运行的VCS仿真数控及两个，我应该使用“信号间谍”？你能给我一个简单的例子。为top.layer1.lasyer2.layer3.signal模块top/layer1/layer2是在Verilog编码。只有第三层是用VHDL。非常感谢。

 

[aji_vlsi]

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