如何找到一个设计无约束的路径？

[designer_ec]

如何找到design.I无约束的路径有哪些unconstraing平均比假路径或路径的多旋回路径其他的原因。

 

[jaydip]

没有input_delay，output_delay定义输入，输出端口分别.... ：！：

 

[minikang]

对于输入/输出端口，你应该检查输入延迟/输出延迟。为基金便览你应该做以下步骤：1。检查是否存在是一个无约束法郎2个时钟。检查异常，如虚假的路径。 3。定时检查是否被禁用或弧常数设置，否则report_disable_timing有点不

 

[hiral.kotak]

嗨，还检查了在你的设计的时钟。这可能导致unconstraind路径。你需要为它指定正确的时钟定义。它可以帮助你。谢谢..鹤..

 

[yibai]

请使用report_analysis_coverage报告的理由！

 

[JeffBuckles]

大部分时序工具将有一些报告，告诉你，如果路径终点是无约束。例如，黄金时段“check_timing”命令可以报告的。 Magma和Cadence的工具也有类似的功能。什么是您使用的EDA工具来检查的时间？最好的问候， - 巴勒斯

 

[naveen_zs]

无约束的路径，你可以查询工具的黄金时段（特别是晚于2005.12版本）report_timing -例外打印用户输入的时间例外，即虚假路径，多cyle路径，最小/最大的延误，这是每个被举报的时间路径满意。另外一个原因是无约束的时间路径打印。使用-例外选项需要一个且只有以下三个值之一：占主导地位，覆盖，和所有。请注意，每个路径需要进一步分析与 - 异常是不平凡的。因此，具有-例外report_timing比预计的确切执行不带- exceptions选项相同的命令慢。 ，例外不能与- path_type短/结束/摘要选项。