我的工作从设计，使用DesignWare的一些核心。我从生成的DesignWare，V网表，并开始把我的顶层，并开始在FPGA上实现。我利用Xilinx ISE 7.1做实施，设计工作不错，但我要增加它的性能，所以我只想问，如果有任何方法提取的设计在Xilinx ISE多周期路径只要工具，我没有RTL代码？？谢谢
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