如何消除“转让”之后直流合成？

[Guest]

在我的设计，一些这样的信号：
模块测试（甲，乙,......）
输入;
输出B;
......

分配为a = b;
endmodule

合成后，这一声明中插入一个缓冲因此未代替！但这种说法也不容有Encounter承认。
如何消除这种“分配”？

 

[wadaye]

您好克米特：

您可以使用“set_fix_multiple_port_nets”来解决这个问题！

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="微笑" border="0" />wang1

 

[khplnarayana]

嗨，

我试过建议修复couldnot做到这一点。可否请您在此详细说明。谢谢，
纳拉亚纳。

 

[Guest]

在设置“set_fix_multiple_port_nets”真的，你必须再合成的Verilog和写出来，那么你将得到网表没有“派”。希望这次的宝贵意见
， 有助于你。

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="微笑" border="0" />
<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="眨眼" border="0" />

 

[eternal_nan]

请确认你要使用下列选项命令：
set_fix_multiple_port_nets -全buffer_constants

错过了，buffer_constants可以导致你仍然有一些指定的发言。另外，确保你没有做对的模块包含部分的“set_dont_touch”分配报表...

 

[Guest]

我遇到同样的问题，

如果u无法删除分配，编辑直接......

 

[microww]

当你tri_state巴士或端口，您将有“派”，或当你有一些不连通的引脚，您将有“派”。
您可以添加和设置固定boundary_optimization删除“指定”

 

[Guest]

[No message]

 

[horzonbluz]

您好，microww。
set_boundary_optimization真
此编译设置不使用。它可以改变你的subdesigns逻辑。因此
， 我们不使用它在DC。

 

[ic_design]

“直接编辑”是不是最好的办法。你最好使用“set_fix_multiple_port_nets”。

 

[farmerwang]

设置verilog_out_no_tri真
set_fix_multiple_port_nets -全缓冲

这应该可以解决您的问题。请注意，您需要申请您的每一个设计阅读本。

 

[seanwu]

似乎没有问题，使用时要改变分配模块网名。

 

[ecijun]

一本书说
， 它与“部分”29/3/93工具，但我没有碰到这个问题，我用SE和SoC Encounter从不相容的。

 

[Guest]

使用'change_names -规则的Verilog -层次'前写出来的Verilog网表格式。

 

[maxsnail]

设置verilog_out_no_tri真
set_fix_multiple_port_nets -全缓冲