如何解决在DC的多个实例

[xiongdh]

一个模块的参数，如：加密模块（data_in，/ /数据输入DATA_OUT，/ /数据输出MPT / /配置数据）;参数datalen = 24;输入[datalen - 1：0] data_in;输入[datalen - 1： 0] MPT;输出[datalen - 1：0] DATA_OUT; ;;;;;;;;;;;;;;;;;;;;;;;;;参考设计加密几次不同的参数。在DC使用uniquify命令解决不了的问题，报告如下。错误：“加密”确定为一种人工合成的库模块的，并不能成功地从设计库'工作'中阐述。 （LINK - 10）警告：无法解析参考“加密”'cmem_if“。 （LINK - 5）

 

[nand_gates]

设置这个变量，试用... ... hdlin_auto_save_templates =“TRUE”，希望这将有助于！

 

[sunms]

我认为你应检查你的脚本和代码，确保它的点。

 

[Thomson]

我觉得你最好参考DC用户指南！也许下面的描述可以帮助您：current_design design_top uniquify / /解决直流多个实例...编译

 

[AlexWan]

您好，xiongdh请检查你的这个模块的实例名称。好运

 

[xiongdh]

/ /下面的DC脚本解决了这个问题。 define_design_lib工作路径。/工作分析- f的Verilog encrypt.v分析- F的Verilog code_vir2phy.v分析- F的Verilog cmem_if.v精心cmem_if current_design = cmem_if / * uniquify，因为米格边界细胞* / uniquify链接编译

 

[gogogo]

是的，请参阅用户指南，并检查你的脚本。好运气

 

[marksile]

好吧，请检查你的脚本和第一个编译器吧！