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alekhyahetl
Guest
您好....我新的Verilog，我想知道什么是推断CLK ??????...我收到警告像（“发现推断时钟顶层|期间40.00ns CLK应在对象声明一个用户定义的时钟。”号码：CLK“）任何一个你可以解释我对这个....... ..
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D
Dayn
Guest
[报价= alekhyahetl; 816073]您好....我是新来的Verilog，我想知道什么是推断CLK ??????...我收到警告像（“发现推断时钟顶层|期间40.00ns CLK应在对象声明一个用户定义的时钟。”号码：CLK“）任何一个你可以解释我对这个....... .. [/quote]我有VHDL设计的Synplify Pro软同样的错误：发现推断时钟顶部| CLK周期为10.00ns应在对象声明一个用户定义的时钟。“P：CLK”你修复你的过去错误？最好的问候，Dayn
A
alekhyahetl
Guest
您好dayn .........我不解决这个问题... ... ü修复THT ??????...若有，请告诉我
Z
zel
Guest
我认为这不是一个问题..这只是一个警告。我认为你设计将被确定..及其取决于你如何设计你的设计..
A
alekhyahetl
Guest
雅....显示一个警告，是没有问题的设计，我想知道的原因，这一警告........ u能解释我PLS