如何设计一个有源环路滤波器的锁相环

[dicket]

我有两个问题：第一，当我知道环badwidth和相位裕度，如何determin组件值如何获得一个环路滤波器transfunction表达？？二，如何选择运放什么作用？运算放大器发挥什么锁相环性能的影响并不如输入轨，OUTRAIL和压摆率作出的参数？谢谢。

 

[dicket]

四阶有源环路滤波器，如何确定的C3 C4的R4the R3的更高的过滤阶段的价值？

 

[dicket]

嗨，四阶有源环路滤波器下所示，如何计算的C3，R3中，R4的价值？在该书的PLL性能，仿真和设计第3版，由院长班纳吉写的，它提供的补体C3 = C4的* 4T3 *甲状腺素/（的T3 - T4的）^ 2中，R3 =（T3的+甲状腺素）/（2 *的C4 ）中，R3 =（T3的+甲状腺素）/ [2 *（补体C3 - C4）的]，但我不知道如何获得这些公式。你能给我一些指导或帮助？谢谢。 [大小= 2] [颜色=＃999999] 7分钟后新增：[/彩色] [/尺寸] [图] http://images.elektroda.net/18_1168156157.GIF [/ IMG公司]

 

[ptoo]

请reffer到 [/网址] http://www.aubraux.com/design/pll-design-tool.php

 

[northeast1]

[报价= dicket]我有两个问题：第一，当我知道环badwidth和相位裕度，如何determin组件值如何获得一个环路滤波器transfunction表达？？二，如何选择运放什么作用？运算放大器发挥什么锁相环性能的影响并不如输入轨，OUTRAIL和压摆率作出的参数？谢谢。[/报价]如果你设计的锁相环这有源滤波器，请有关OP的两极照顾，这会影响自己的PLL的极点和零点。

 

[LvW]

是的，一般情况下，运算放大器极点将有1％的影响甚至更小。

 

[joe_chen]

注意在循环非线性效应

 

[hosein_rabiee_g]

你好。我认为，输入偏置电流和偏置电流的运算放大器在频谱spures和运放的噪声影响PLL相位噪声重要。