如何设计一个SRAM单元，使用香料，并纳入Verilog代码？

[arup172]

合成一个高速缓存，我需要SRAM单元。如果我形容他们，我该如何使用Verilog纳入检测放大器。是否有任何其他的方式，我可以设计一个SRAM单元，使用香料，并纳入我的Verilog代码。高速缓存控制器和内存设计已经完成，使用Verilog，但记忆细胞已被宣布为寄存器，需要与实际的SRAM单元取代。任何人都可以帮助任何想法吗？

 

[koggestone]

SRAM是不能合成的。 SRAM是定制设计，并在RTL和合成过程中的“宏”的实例化。

 

[arup172]

通过自定义设计，你的意思是一个transistyor水平示意图呢？如果我这样做我怎么到我的Verilog代码实例呢？