如何deciede时钟抖动

G

gentle_man

Guest
如果我不使用PLL在芯片上，我应该考虑什么因素将影响合成过程中的时钟抖动？
 
您好，您可以添加时钟，如0.1ns左右的不确定性，做更积极的合成
 
感谢但什么是合理的价值呢？如果ncertainty幅度较大的面积将增加。什么是时钟抖动的原因是什么？
 
在您的设计中，如何使用键盘输入的时钟？这是一个时钟或模块中的多时钟？
 
只有一个时钟。并从键盘输入时钟bufferd和内部使用的时钟
 
时钟抖动是一种随机的结果，由于VDD / GND电源噪声，从PCB板的其他芯片的干扰，以及从你的片内晶体振荡器的输入参考噪声。如果你有时钟树建，然后之间的最慢ð触发器，以同样的时钟域最快ð触发器时间差将是你的时钟树歪斜（PPL，而不是使用抖动时钟树歪斜约交谈）。因此，总的时钟树歪斜将等于时钟树歪斜和PLL时钟抖动或振荡器时钟抖动，如果你不使用PLL的总和。通常使用的时钟树Astrx或硅ensembxx合成，可以做一个很好的工作和范围比0.5ns的少，所以你可以安全地在STA设置用于设置set_clock_uncertainty并保持0.5ns的时间。通常快速角落时钟歪斜比慢弯少，因为延迟快速角较小
 
嗨，Gentle_man：eekenneth已经回答了抖动的原因。 “合理”的抖动范围应取决于您的应用程序。对于图形控制器，该芯片抖动（包括长期和短期）必须连接（小于5％的时钟频率）。对于报警把你唤醒，我们可以lossen的限制到10％以上。
 
抖动主要来自于VDD和VSS的随机噪声。有一个抖动粗略计算：如果纹波电压的dv = 100mV时，缓冲区的增益为G = 10，上升/下降的缓冲时间为tr = 0.1ns（= 100ps的），VCC = 3.3V考虑最坏的情况下，即在缓冲区中的VCC是VCC - 0.5dV，并经过缓冲器在VCC为VCC +0.5 DV，有一阶近似：（DV / G）/ DT = VCC / TR ------ （1），这样的不确定性DT = TR *（DV / G）/ VCC = 100ps的*（100mV/10）/ 3.3V =从式303fs。 （1），如果你想减少抖动（uncentainty），你应该做的事情：A）。越来越多G，但较高的增益，速度越慢。 B）。减少TR，这是真的只有在IC内部，如果焊线被认为，这将导致地面反射增加，所以DV越来越大。 C）。 VCC增加，但较高VCC时，更多的权力是必需的。 D）。减少VDD和VSS之间的去耦电容器的dv。因为最纹波由L * di / dt的，所以BGA封装所产生的地面反射来始终是更好然后SSOP。
 
即使你不使用片上PLL，但仍然存在时钟抖动，因为芯片的VCC是不同的芯片时，乳宁。这对时钟信号引起的抖动。同时时钟输入可能有一定的非理想时钟源抖动。最好的问候[报价= gentle_man]如果我不使用PLL在芯片上，我应该考虑什么因素将影响合成过程中的时钟抖动？[/QUOTE]
 
最简单的方法来指定时钟抖动是指时钟源（PLL）数据表。 PLS寻找周期至周期抖动和周期抖动。采取周期 - 周期抖动，并以此为clock_uncertainty它。 PLS用于港口高值和内部设计使用较小的值。
 
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