定额入学：硬件

[Sobakava]

我有问题
， 下面的代码：

模块的时钟输入。它产生的一些
产出。举例来说，我需要一个帧脉冲
在输出（ 5周期时间）在每一个
56个时钟周期。有F1的输出。
这是高
， 直到第30次循环，然后将
将一半的时钟。

F2代应车队
及 时钟信号。

但也有一些不想要的短脉冲（
十 ）出现在F2代：............................字母a
| 11111111 |_________| 11111111 |_____时钟

_ | 111111111111111111 |_____________车队

__ | 11111111 |_________| X |__________ F2代/ /我希望这图看起来罚款后提交

<img src="images/smiles/icon_smile.gif" alt="微笑" border="0" />

/ /

我认为
， 由于时间上的延误时钟的F1 ， F1和时钟
成为高点（
a ）
条 。（当时的F1 = F2代和时钟成为高）

余合成这@ ltera变通EPF10K10 FPGA和我
见（
10 ）脉冲（ 10ns 〜 1V的宽度和幅度） @ 40Mhz时钟
由和示波器。看来还模拟。

我该如何消除这种有害的信号的Verilog设计？

关心模块发电机（时钟，帧，周期的F1 ， F2代） ;

输入时钟;

输出的F1 ， F2代;
第车队;

输出[
12时 ]周期;
第[
12点 ]周期;

输出框架;
第框架;

F2代=指定的F1 &clock;永远@ （ posedge时钟）
开始
循环周期=
1 ;

如果（周期“ 30 ）
车队= 1 ;
其他的
F1的= 〜车队;

如果（周期== 50 ）
帧= 1 ;

如果（周期== 55 ）
帧= 0 ;

如果（周期== 56 ）
周期= 0 ;

末端
endmodule

 

[Guest]

你一定会得到一个脉冲你也都看到了。脉冲将是成正比的传播延迟的登记册
， 是捕捉车队。现在的问题是
， 在一份声明中：

F2代= F1和时钟

车队并没有改变
， 直到道具延迟时间后
， 时钟到达。因此
， 当输出的F1理应从高向低，
也 不会这样做之后才支柱拖延时间。在过渡期间， F1和时钟和高，因此， F2是很高。即使你是模拟零拖延，模拟器是聪明
， 知道会有一些延迟通过触发器
， 并显示你一个小故障。

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