实例- VHDL语言

[kumar_eee]

我有一个Halfadder模块...我想通过使用Halfadder模块全加器...如何implemnt在它的VHDL ?....

 

[Renjith]

嗨，
使用2 halfadders u能实施fulladder。
连接2第一halfadder投入，并连接第三输入和“森”第一halfadder输出到第二halfadder。在“森”的第二halfadder结果将是fulladder“萨姆”输出。使用一个或门获得“套利”进行信号。连接“实施”走出第一和第二halfadders该或门来获得完整加法器“卡里”了。

 

[Guest]

[No message]

 

[barkha]

作为在全加器组成半加器

首先设计半加器。使用2个半加法器和一个或门实现
全加器。
=========半加器=========================
图书馆ieee;
使用ieee.std_logic_1164.all;

是实体half_adder
港口（甲，乙：锁相环;
总之，庭外锁相环：）;
完half_adder;

建筑的half_adder myadd是
动工
萨姆“=甲异乙;
法院“= A和B;
完myadd;
====================================

=============全加器=========================
图书馆ieee;
使用ieee.std_logic_1164.all;

是实体full_adder
端口（A1，B1联系Cin1：在锁相环;
总之，CO1的输出锁相环：）;
完full_adder;

建筑的full_adder myfulladd是
信号Sum1，Cout1，Cout2：锁相环;
组件half_adder
端口（甲，乙：在锁相环;
总之，法院：出锁相环）;
结束部分;

动工
上半年：half_adder端口映射（格A1，Cin1，Sum1，Cout1）;
氢气：half_adder端口映射（Sum1，乙，心，Cout2）;
CO1的“= Cout1或Cout2;
完myfulladd;
================================================== ====

 

[ikru26]

实体FULL_ADDER是

端口（

A_IN，B_IN，C_IN在位：;

森，C_OUT：出位）;

结束FULL_ADDER;建筑结构是在FULL_ADDER

-组件声明

部分XOR_2

端口（

甲，乙：在钻头;

ž：出位）;

结束部分;

部分AND_2

端口（

甲，乙：在钻头;

ž：出位）;

结束部分;

部分OR_2

端口（

甲，乙：在钻头;

ž：出位）;

结束部分;

-配置规格

所有：XOR_2使用实体WORK.XOR_2（算法）;

所有：AND_2使用实体WORK.AND_2（算法）;

为O1群：OR_2使用实体WORK.OR_2（算法）;

-信号宣言

信号一，中二，中三：钻头;开始

-组件实例使用命名协会

X1：XOR_2港口图（a =“A_IN分，B =”B_IN中，z =“中一）;

平客：XOR_2港口图（a =“中一分，B =”C_IN中，z =“森）;

答1：AND_2港口图（a =“中一分，B =”C_IN中，z =“中二）;

答2：AND_2港口图（a =“A_IN分，B =”B_IN中，z =“三）;

O1群：OR_2港口图（a =“中二分，B =”三中，z =“C_OUT）;