实施一个在FPGA延迟

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大家好，

如果我确实需要引进一个FPGA芯片上的物理电路延迟，我怎样才能做到
， 因为合成usully抛出dalays呢？

延迟（延迟技术）

 
您好，延迟
我不知道你的系统可以采用与该时钟的时间只是作为您要延迟，若然，u能执行简单的示例您的信号是delayed.Otherwise您指定的延迟电路
， 同时，它总是无用写用VHDL后的刑罚
， 如'或'＃'在Verilog的一个信号延迟或线。
顺便说一下，如果你选择了与我一样，一个不是由Altera公司recommened拖延执行方式的FPGA供应商Altera是使用该组件或模块'LCELL'这在Altera的库防止山泥倾泻中。

 
对于小型的延迟（以纳米秒），使用门（例如：与，或或缓冲区）。

 
高密度脂蛋白合成
， 如果您选择最高速或地区来合成他们删除的零件
， 使拖延，如果你想拖延如果它不小的时钟作（如柜台）它，如果它的小（NS）的这样做的缓冲区和其他一些ways.how部分延迟是多少
， 你想？

 
首先，考虑是否真的需要延迟。并考虑再次...

如果推迟到你的应用时钟属于一个域
， 然后选择法郎，移位寄存器或计数器实施延误。

如果你不能够使用时钟，synthetizers可以防止物体被优化。
例如。：概要的FPGA Express支持的“dont_touch”
一个模块上设置此属性/实体/设计
， 也对细胞和实例。设定此属性防止这部分设计的不断优化，有效地当作一个黑盒子。

属性Clk_inv1 dont_touch：标签是“真”;

 
如果你有一个高频时钟
， 您可以在先进先出缓冲器的信号
， 您可以设置延迟whiuc您想在您添加ṛ信号。
门和缓冲区soluction很难管理，其实每29/3/93可以改变你的延迟。
附属的。
湾

 
干你的信号输出
， 并链接回将普遍获得固定数额的延误。

 
小延迟u可以使用缓冲区和长期拖延，u可以使用柜台或移位寄存器

关心
阿希什

 
见赛灵思的应用笔记XAPP688第6页。这是关于建设延迟元件使用在FPGA的LUT。

 
如果您想知道您的设计延误
， 知道如何查找表介绍
， 例如延迟你不能依赖于综合结果，您可以使用标准看齐延迟behavoral模型后文件得到一个近似的估计延误，任何合成工具根本不会给出正确的结果，“我还没有使用物理综合工具
， 但是我想
， 它可以提供一个更好的结果”
最后由bibo1978编辑于2004年6月21日12点34分，编辑2次共

 
另一个延迟技术引进“如果您使用的是像赛灵思VirtexII高端FPGA的亲”，您可以通过引入
， 而不是通过时钟信号
， 这是更有利的
， 因为你完全可以作为微调延迟要求，这可以rathar延迟做到用DCM的
， 我相信这是最值得信赖的解决方案。如果您在连接两个时钟doamins那么你应该尝试把一asynchrounous FIFO的一个问题。

如果DCM是不可用“喜欢的Virtex”，那么你可以使用我两个时钟refrences / ps的每个按所需数额“尝试锁相环AD41系列”3 $“或2 DDS的10美元”，还是其他延迟1你会必须处理好两个时钟域接口“异步FIFO就是最合适的解决方案通常是”

多数民众赞成所有伙计

 
最好的方法是使用先进先出和设计作为separat组件以及何时instantiat您的设计合成器
， 它指示为“未优化”泰斯内容
， 以便它仍是维持它的时钟周期要延迟相同数量。

 
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