寄存器在左侧违法吗？？发生了什么？

[maxfli]

大家好，我用Verilog设计一个系统。但有一个在我的代码错误。 //--------------------------错误信息------------------- -----------“寄存器在左侧边的连续赋值非法”//------------------------ ------------------------------------------------ / / ---------------------------我的代码--------------------- --------------章[31:0]触发;章[3:0] triggerinput [7:0];分配触发[31:28] = triggerinput [0];分配触发[27:24] = triggerinput [1];分配触发[23:20] = triggerinput [2];分配触发[19:16] = triggerinput [3];分配触发[15:12] = triggerinput [4];指定触发器[11:8] = triggerinput [5];分配触发[7:4] = triggerinput [6];分配触发[3:0] = triggerinput [7]; //--------- -------------------------------------------------- ----------------我怎样才能解决这个问题？？谢谢

 

[FvM]

1。在这种情况下，写[代码]丝[31:0]触发[/代码] 2.Get一Verilog的教科书

 

[palai_santosh]

章[31:0]触发;才有效，如果你这样做的一样把asignments在“总是”敏感的时钟登记。用于组合分配;条是连续使用。由于有限体积提到你需要一个好的Verilog的教科书。