寻找在VHDL转换成真正std_logic_vector

[jony]

我需要转换从真实的=> std_logic_vector，但我无法找到合适的功能，有人可以帮助我吗？

 

[urslen]

你可以尝试用exempler库

 

[crevars]

与Altera Max中+ PLUSII尝试 conv_std_logic_vector ...