导师mode1sim 5.5b是释放

W

wangjill

Guest
产品的变动5.5b该FLI功能mti_GetSignalType ( )已被更改,以便为

处理到港口的信号,表明它已倒塌返回类型ID

在正式的港口,而不是类型ID的实际信号,它

已倒塌。
(这样可以使输入编号与名称

您从相同的信号处理。 )
该FLI功能mti_SetSignalValue ( )不再granulates原子

阵列信号。
它规定了整个阵列的价值直接到顶端

能级原子阵列信号不是遍历的子元素。

(请注意,对于非原子阵列仍然遍历通过

子元素。 )
一个优化已经做了一些司机的职能FLI

为了让驾驶原子阵列(这是比

正常的方法驾驶阵列在子元素级) 。

数组原子如果他们的子元素是一个枚举类型,如果他们

不超过1名司机,如果他们是驱动只有在零延迟,

如果不连接到或INOUT端口,如果他们没有

任何相关的决议或复合类型转换功能。

下面的职能已发生了变化指出:mti_CreateDriver ( )现在创建原子司机原子阵列信号。

这将颗粒原子阵列信号只有一个以上驱动器

上创建它。mti_FindDriver ( )不再granulates原子阵列信号。mti_GetDriverSubelements ( )现在将打碎原子阵列信号

为了让司机子元素。mti_ScheduleDriver ( )现在驱动原子阵列信号零延迟。

调度非零延迟将导致原子阵列信号将

颗粒状。请注意, mti_GetDriverNames ( )和mti_GetDriverValues ( )

不会返回任何信息的原子阵列信号。

还注意到, mti_GetSignalSubelements ( )部队的肉芽

原子阵列信号。
的VHDL和Verilog编译改为不显示完整的使用

信息使用时发生错误。
充分利用信息会显示

只有在帮助开关使用。轰动现在屏幕上显示的OEM版本的ModelSim确定

它不同于常规的ModelSim体育产品。
(原始设备制造商唯一)新功能添加到5.5b一个特点是允许添加到Solaris的共享内存。
该功能可以增加

高性能的大型模拟。
请参阅下面的更多细节。这两个计划,以促进在Solaris共享内存功能有

增加了对“ sunos5 ”和“ sunos5v9 ”平台。
可执行的

设下的“ sunos5 ”和“ sunos5v9 ”目录树的modeltech

和被命名为vshminit和vshminf 。要了解如何使用此功能,调用vsim并单击帮助菜单


帮助 “ > Technotes ” Solaris_Shared_Memory
光标时间按钮波窗口得到了加强。光标时间按钮的时间值显示在值栏和

光标行波窗口。点击鼠标的权利(人民币)这个按钮将打开一个输入字段

在这里您可以进入一个新的时间值。
然后,将光标(查看)

将迁移到新的时间。

有一种新的FLI功能, mti_CreateTimeType ( ) ,这是用来取得

的句柄类型的VHDL描述为时间类型。
一个有用的应用

打印出来的是当前的时间。
例如,curr_time_str = mti_Image ( mti_NowIndirect ( & curr_time ) ,

mti_CreateTimeType ( ) ) ;

mti_PrintFormatted ( “ % s的时间三角洲% D组:信号的% s / % s是%的DN ”

curr_time_str , mti_Delta ( ) ,

region_name , mti_GetSignalName (西吉德) , sigval ) ;

设置新的优惠变量PrefMain ( stallKernel ) 1将导致

仿真内核暂停而波窗更新发生。
如果模拟器

未运行或变量设置为0 ,将不会有任何效果。

默认值是0 。
该runStatus命令任命了新的选择,充分的

将返回该国的原因(地位) 。
VSIM 5> when clk {stop}

VSIM 6> run

# Simulation stop requested

VSIM 7> runStatus

# break

VSIM 8> runStatus -full

# break user_stop


VSIM 5> when clk {stop}

VSIM 6> run

# Simulation stop requested

VSIM 7> runStatus

# break

VSIM 8> runStatus -full

# break user_stop
几个可能的原因为:bkpt

bkpt_builtin

末端

fatal_error

iteration_limit

silent_halt

一步

step_builtin

step_wait_suspend

user_break

user_halt

user_stop

未知
之所以价值才有意义后运行或一步命令

回报。
呼唤runStatus虽然它仍然在运行

国家(即在内部机构)将恢复以往的理由价值。在这一点上,用户是警告说,您可能会收到结果,你不

期待。
的方式突破关键工程,很可能获得一个理由

代码回到这可以是user_break或user_stop 。
这是因为

休息,就可能发生在不同的仿真周期。
如果

模拟器是评估过程的时候,突破,一个user_break

将被退回,但是,如果该模拟器已经完成的进程和

正在更新信号值,然后user_stop将被退回。
微妙

你看到了这一点,现行的体制与源窗口。


第一种情况下的源代码版本窗口显示行号文件的

蓝色箭头,而在后一种情况下,没有源线显示。
一套新的编译器开关已添加到允许进一步

门级优化发生在Verilog的单元库。在最初发布的5.5中,这些优化是非常保守

至于是否被允许优化。
与5.5b ,

几个开关,增加了禁用其中的一些检查。

该开关指定的日志编译器的命令行。

他们只有影响编译时门级单元库,使用

的快速开关。
您也可以指定- debugCellOpt

开关,以确认优化发生。nocheckCLUP


此开关允许连接的细胞循环进行优化。

nocheckOPRD


此开关允许输出端口来阅读国内的细胞。
请注意,如果该值

阅读是唯一的价值作出了贡献输出的细胞,如果有

一名司机在细胞外的净额,该值将不会反映阅读

该解决的价值。

nocheckDNET


此开关允许港口和延迟端口(为负安装/人)

用于功能部分的细胞。

nocheckSUDP


此开关允许连续驾驶的UDP另一顺序UDP连接。

如果您指定 nocheckALL ,所有这些旗帜将被启用。
还注意到

功能的细胞核实后,应当使用这些

交换机。

该日志快速切换现在处理细胞美元setuphold

美元和recrem timingchecks使用tstamp_cond或

tcheck_cond论点。增加了拟订预警时泛型/参数指定的命令

符合- G或接枝不存在的设计。VHDL的性能改进增加了Std_Developerskit std_mempak

封装。


该Mem_Load和Mem_Dump程序现在超载的违约

加速版本的程序。
重新编译的VHDL代码的任何使用

这些程序将导致使用内置的加速程序。

编译的, noaccel std_mempak vcom选项将导致

使用原始的VHDL代码软件包。能力已加入的ModelSim PE和OEM产品(仿真版已

有此功能) ,以砖瓦和Cascade窗口的命令行模式。
这个

功能只可能从先前的GUI 。2001年支持的Verilog互连延迟。


启用此功能与- v2k_intr_delay开关。
开关

延迟的原因是明显的负载端口(以前,用户必须

连接缓冲区内的负载模块看到延迟) 。
如果您有

$sdf_annotate()要求在您的设计,都没有得到执行

那么你应该增加的Verilog任务$sdf_done()后,您上次

$sdf_annotate()删除任何零延迟MIPDs可能已

创建。

[该消息是编辑: ssyang关于 2001年6月2日22:00 ]
 
但是
, 我们是否有任何许可
, 将工作的这个版本?据我所知是本许可证的网站可能无法正常工作
, 为的ModelSim特别是当您启动vsim模拟设计。

 
报价:关于2001年6月1日09:43 , thyun写道:

但是,我们是否有任何许可,将工作的这个版本?
据我所知是本许可证的网站可能无法正常工作,为的ModelSim特别是当您启动vsim模拟设计。

 
嗨,

上传卢比, m55afx.rar到filemanager 。这个人是非常适合的ModelSim 5.5b 。您不需要许可证文件在所有。但是
, 你只能运行vsim一次。我记得以前有人问。是否有任何授权文件
, 该文件使我们能够运行2个或以上vsim在同一时间?

谢谢,
pizi

 
我认为
, 此修复程序可能不使用Linux操作系统
平台

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阿瑟

 

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