帮助基于Verilog - HDL的

[qiqi6416]

嗨，伙计。
我遇到一个问题
， 是困扰我的大脑。
这里是我的资料
， 当我编译的代码：

警告：如发现引脚未定义时钟和/或记忆功能
， 使
信息：假设节点“时钟”是一个未定义的时钟

背景：我使用作为一项经常发言顺序时钟信号时钟。
我怎样才能摆脱这种警告摆脱？

非常感谢！

 

[bigrice911]

u必须界定的任何信号
， 然后才能使用。
我猜你错过的发言：输入时钟;

 

[echo47]

我们显示一个小的代码示例，所以也许我们可以看看会发生什么错误。

 

[qiqi6416]

感谢您的答复，这里就是一个例子。

DataReader的模块（DataStored，AddSel，可怕的，时钟）;

参数ADD00 = 2'b00，ADD01 = 2'b01，ADD10 = 2'b10，ADD11 = 2'b11;

输入[3:0] DataStored;
输入[1:0] AddSel;
输入时钟;
输出害怕;

第[1:0] Selsign;
第SeleData;

总是@（AddSel）
Selsign = AddSel;

总是@（posedge时钟）
案（Selsign）
ADD00：
SeleData“= DataStored [0];
ADD01：
SeleData“= DataStored [1];
ADD10：
SeleData“= DataStored [2];
ADD11：
SeleData“= DataStored [3];
默认值：
SeleData“= 1'bx;
endcase
分配可怕= SeleData;
endmodule
ΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞΞ
警告：如发现引脚未定义时钟和/或记忆功能
， 使
信息：假设节点“时钟”是一个未定义的时钟

 

[nand_gates]

结帐与此代码！

代码：

DataReader的模块（DataStored，AddSel，可怕的，时钟）;参数ADD00 = 2'b00，

ADD01 = 2'b01，

ADD10 = 2'b10，

ADD11 = 2'b11;输入[3:0] DataStored;

输入[1:0] AddSel;

输入时钟;

输出害怕;

第害怕;总是@（posedge时钟）

可怕的“= DataStored [AddSel];

endmodule

 

[echo47]

我从未用过Altera的曲（上）电大，但我看到确切的警告消息“曲描述（在）电大二时序分析”手册。也许你是想告诉你的工具，CLK是时钟。

这看起来可疑。什么是你想干什么？
输入[1:0] AddSel;
第[1:0] Selsign;
总是@（AddSel）
Selsign = AddSel;

此外，这种情况说明我们并非真正需要。

 

[Ѳ]

Altera的曲时，（在）电大写这个消息
（“警告：如发现引脚未定义时钟和/或记忆功能
， 使
信息：假设节点“时钟”是一个未定义的时钟“）
的意思是，你需要使用的曲（上）电大转让（地图的“时钟”港至FPGA的CLK引脚1）

 

[Guest]

[No message]

 

[qiqi6416]

您好，我的朋友
此代码是作为一种“榜样案情陈述如何进行其使命是什么？”
我估计案件purpose.Apparently声明
， 这是，这不是最佳的。
我只是觉得困惑的警告。

巡逻队，所以你的手段并不重要wheter警告或不来，如果我们只是模仿我们的代码，而不是它下载到FPGA中。