帮助需要的内存模型在RTL使用Verilog -

[rockskuller]

我需要综合指令和数据存储器模块。怎样才可以在RTL中使用Verilog建模。事实上，行为内存建模我使用[我]第[wordsize：0] array_name [0：ARRAYSIZE] [/I]

 

[pini_1]

您好这是我没有系统C.如果有帮助的... ... ＃下面是一个双端口RAM模式。 ＃读取的是异步的，写是同步的。 ＃一个试验台是一台发电机也包括在内。 .... http://bknpk.no-ip.biz/SCdpram/SCdpram.html

 

[rockskuller]

多谢了！

 

[rsqf]

您好，您可以使用一些工具来生成内存建模。包括所有的格式

 

[pini_1]

这些工具生成系统C.内存模型

 

[rockskuller]

：rsqf 你提到的这些工具的名称吗？

 

[rsqf]

[报价= rockskuller] @ rsqf 你提到的这些工具的名称吗？[/QUOTE]如工匠记忆体编译器，赛灵思mempry编译器。