帮助需要- ModelSim仿真警告

[research_vlsi]

喜的朋友虽然我在我的设计仿真下面的警告来
， 我。

＃**警告：（vsim - 3533）[FOFIW] -没有麦当劳渠道。
无法打开文件“D：/输出/ v_out / design.out”的写作。

design.out的是
， 会从我的Verilog代码生成的文件。
我使用
文件= $树叶穿透（的“D：/输出/ v_out / design.out”）;在代码..但该文件没有产生后simualtion ...

任何人的帮助对这一..

 

[AdvaRes]

我不知道，但我记得这种问题时
， 会出现在您的代码的配置的一部分建筑的名称是不正确的。

 

[shobhitk]

我不是很舒尔你正在做的
， 因为我从来没有过的ModelSim的窗口
但在UNIX如果你想打开文件的命令如下：=
文件= $树叶穿透("../输出/ v_out / design.out“）;

我认为事情是错误的D：驱动器选项。

 

[research_vlsi]

感谢您的答复..

您好AdvaRes：我在写代码的Verilog ..
任何其他理由？

 

[dcreddy1980]

尝试以下之一：

文件= $树叶穿透（“。/ design.out”）;由于这条道路没有设置在ModelSim的组态文件，其中u必须指定的路径不会被确认。

希望这将解决乌拉圭回合问题

Regads，
dcreddy

 

[Guest]

[No message]

 

[kulkarni_saurabh]

我不知道，但你可以尝试把后勤斜线（\，而不是前），斜线（/）在您的路径。

instead of D:/output/v_out/design.out尝试 Ḏ：\输出\ v_out \ design.out，

而不是 在D：/输出/ v_out / design.outWindows操作系统中使用的
， 而Linux的解决路径反斜杠用途frontslash。

也许windows是无法找到的形式
， 您指定的路径。

只要给它一个尝试。所有最好的！希望工程！

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="微笑" border="0" />