帮助：关于数字锁相环

[Ӣ]

我的小组设计一个系统芯片。如你所知，SOC的需要PLL来提供更高的时钟，但我们不能找到0.25进程PLL的正确。所以我们决定用高振动，DPLL的解决probleme，但我是初学者，我不知道如何implemet它。请问如何implemet它
， 我在哪里可以找到一些meteraials关于执行和提前dpll.Thanks我！

 

[gerryhsu]

下面是一些教程，希望它帮助
http://www.radioelectronicschool.com/reading/pll.pdf

http://www.cwc.nus.edu.sg/news/seminar/arch/PLL_seminar.pdf

 

[casual3_2002]

你能更具体了解设计的？这样的频率，等我只是做一个adpll设计，但是，实施的所有在您的应用程序而定。

casual3

 

[khouly]

大约有许多resiurce锁相环

u能访问
www.circuitsage.com

 

[Guest]

[No message]

 

[Ӣ]

thx！

我的老板决定执行0.18微米工艺的芯片处理费，因此我们可以授权适当的PLL。thx！

 

[khouly]

这是一些有用的讲座对锁相环
我希望享受它ü

http://www.aicdesign.org/scnote2003ppl.html<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="微笑" border="0" />

）