帮助：后端模拟误差

[shuchong]

功能仿真是美好，但错误信息时出现后端模拟，如：
时间： 13043聚苯乙烯迭代： 0实例： / vfifft_tf / UUT / \ mifft/irom3/B5 \
＃ **错误： D组： / Xilinx/verilog/src/simprims/X_RAMB16_S18.v （ 507 ） ： $安装（ negedge地址[ 9 ] ＆ ＆ ＆中文： 12932聚苯乙烯， posedge时钟： 13043的ps ， 350 ps的） ;
＃时间： 13043聚苯乙烯迭代： 0实例： / vfifft_tf / UUT / \ mfft/rom1/B5 \
＃ 100.0ns 0
＃ **错误： D组： /赛灵思/硬件/ src中/ simprims / X_FF.v （ 40 ） ： $举行（ posedge时钟： 113002聚苯乙烯， negedge我＆ ＆ ＆ （ in_clk_enable == 1 ） ： 113246的ps ， 381 ps的） ;

如何应付呢？

 

[xirix]

看来您的设计不符合安装/人要求相关零部件。尝试其他的限制定为合成或插入一些缓冲器
， 以避免安装/持有错误。

 

[maestor]

我同意xirix ，

安装时间为您BlockRAM输入地址[ 9 ] ＆ ＆ ＆中文是没有得到满足。
和保持时间在您的法国法郎某处...

如何对付它... ？不知道的人（听起来很具体
， 我设计

<img src="http://www.edaboard.com/images/smiles/icon_rolleyes.gif" alt="滚动的眼睛" border="0" />

） ，它的声音对我的问题在您的Verilog 。您可以更改您的时间限制在您的综合工具的第一步。如果仍然无法正常工作重新尝试那些特别的信号，增加了一些流水线可能的帮助。

- maestor