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missbirdie
Guest
喂
我需要帮助下列并行到串行转换器..什么负荷值应??将它像一个时钟??在所有情况下
, 我会尝试输出
, 只是在最后一位移位寄存器..或者是不是有什么错误代码???图书馆电机及电子学工程师联合会;
使用IEEE.std_logic_1164.all;
使用IEEE.numeric_std.all;
实体pts2是
港口(时钟:在STD一LOGIC类型;
parallel_in:在STD_LOGIC_VECTOR(7 downto 0);
负载:在STD一LOGIC类型;
serial_out:出STD一LOGIC类型);
结束pts2;
架构pts2行为是
信号章:std_logic_vector(7 downto 0);开始进程(时钟)
开始
如果(clk'event和CLK = '1'),那么
如果(负载= '1'),那么
章“=平行;
其他的
章“=第(6 downto 0)&'0';
如果结束;
如果结束;
结束进程;
serial_out“=第(7);
为此行为;新增后3小时14分:我真的需要一个很简单的代码..造成我dunno我该如何分配负荷信号!
我需要帮助下列并行到串行转换器..什么负荷值应??将它像一个时钟??在所有情况下
, 我会尝试输出
, 只是在最后一位移位寄存器..或者是不是有什么错误代码???图书馆电机及电子学工程师联合会;
使用IEEE.std_logic_1164.all;
使用IEEE.numeric_std.all;
实体pts2是
港口(时钟:在STD一LOGIC类型;
parallel_in:在STD_LOGIC_VECTOR(7 downto 0);
负载:在STD一LOGIC类型;
serial_out:出STD一LOGIC类型);
结束pts2;
架构pts2行为是
信号章:std_logic_vector(7 downto 0);开始进程(时钟)
开始
如果(clk'event和CLK = '1'),那么
如果(负载= '1'),那么
章“=平行;
其他的
章“=第(6 downto 0)&'0';
如果结束;
如果结束;
结束进程;
serial_out“=第(7);
为此行为;新增后3小时14分:我真的需要一个很简单的代码..造成我dunno我该如何分配负荷信号!