并行到串行

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missbirdie

Guest


我需要帮助下列并行到串行转换器..什么负荷值应??将它像一个时钟??在所有情况下
, 我会尝试输出
, 只是在最后一位移位寄存器..或者是不是有什么错误代码???图书馆电机及电子学工程师联合会;
使用IEEE.std_logic_1164.all;
使用IEEE.numeric_std.all;

实体pts2是
港口(时钟:在STD一LOGIC类型;
parallel_in:在STD_LOGIC_VECTOR(7 downto 0);
负载:在STD一LOGIC类型;
serial_out:出STD一LOGIC类型);
结束pts2;

架构pts2行为是

信号章:std_logic_vector(7 downto 0);开始进程(时钟)

开始

如果(clk'event和CLK = '1'),那么

如果(负载= '1'),那么
章“=平行;
其他的
章“=第(6 downto 0)&'0';
如果结束;

如果结束;

结束进程;

serial_out“=第(7);

为此行为;新增后3小时14分:我真的需要一个很简单的代码..造成我dunno我该如何分配负荷信号!

 


一旦转让完成后,美应该回合负荷= 0,所以明年则只有8位
, 将获得,否则其他设备会认为该转换器还忙。因为

政府获得8个输入,只需要一个时钟周期。但对于需要连续发送8个时钟周期。

考虑乌拉圭回合的设计。在上述情况下ü只有一个8位的数组存储投入的首盘。在第二个时钟周期,转换器输出的LSB和在同一个时钟周期,它接收第二组的投入。但是u只有一个数组。因此
, 对写道
, 数组和所有回合第一组的投入将被删除...

这个问题可以解决所作出的INOUT的负载。一旦seriall转换完成,清除负荷信号。然后
, 设备将认为转换器是为下一组的投入准备。

因此
, 在乌拉圭回合设计ü更改为INOUT的负载。清除后的串行传输完成

如果有任何错误
, 请纠正我。如果这是有帮助..........不要忘记点击帮助了我

谢意和慰问
迪帕

 
报价:

在第二个时钟周期,转换器输出的LSB和在同一个时钟周期,它接收第二组的投入。
但是u只有一个数组。
因此,对写道,数组和所有回合第一组的投入将被删除...
 
嘿对的并行到串行转换器的代码给出了这本书
数字化设计
zwolinsky
页码没有对大约182 ....
享受

 

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