开关电流舵DAC设计？

[winsonpku]

大家好，由于电荷注入和时钟馈通，开关将产生非常大电流低到高或高电流导引DAC开关的低过渡期间毛刺。例如，电流源是32uA，但开关开关过渡过程中会产生约300uA的电流毛刺。当前毛刺会降低多少的DAC的性能，以及如何减少电流的干扰？谢谢！

 

[erikl]

[报价= winsonpku]如何减少电流的干扰？谢谢！[/QUOTE]的标准方法是使用与W / 2的补偿MOSFET，赛格的LOW_POWER ... PDF下文，第69 FF（或内在PP 34 FF）。一个更复杂的方法是“底板采样”，赛格统一KL_ADC ... PDF，第13心连心！ erikl

 

[winsonpku]

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[erikl]

[报价= winsonpku]你的经验，多少的influnce DAC性能的电流毛刺[/QUOTE]高永顺，这取决于你的系统，它不可能没有考虑到整个系统，包括估计。它的时机。建议进行模拟！欢呼声，erikl

 

[winsonpku]

我的DAC架构是目前转向。我觉得我的DAC的时间是确定的，至少功能是正确的，但我模拟DAC的表现是如此糟糕，我发现也许只有当前的干扰是最主要的原因。你能不能给任何意见吗？谢谢！最好的问候，永顺[报价= erikl] [报价= winsonpku]对于你的经验，多少influnce当前的DAC [/QUOTE]高永顺性能故障，这取决于您的系统上无法估计没有考虑到整个系统，包括。它的时机。建议进行模拟！欢呼声，erikl [/QUOTE]

 

[erikl]

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[winsonpku]

嗨Erikl，我认为这是很难评估毛刺引起的电荷。到现在为止，我认为当前主要由时钟馈通可能产生的毛刺。不管怎样，真的感谢您的帮助！最好的问候，永顺[报价=“erikl”] [报价= winsonpku]我的DAC架构是目前转向。我想尝试并估计毛刺介绍电荷的大小，放入它要测量的信号产生的费用。这一点，你可能能够估计其影响DAC的分辨率。此外，我认为您的毛刺太大。您至少应该使用的W / 2的赔偿方案，我展示了你我最后的答案。通过这个，你应该能够削减至少一个量级（最终取决于开关布局对称（尽可能好的），）的毛刺。欢呼声，erikl [/QUOTE]

 

[abionnnn]

在我的幽灵模拟，我发现，2 *宽deglitching晶体管几乎消除的问题。门必须美联储的反对信号的每一行。我很快就会在一个芯片上测试这个想法，但感谢您给了我这个想法的论文。

 

[dick_freebird]

早在一天使用NJFETs，我们发现，信号源切换诱导少凹凸比门的开关。您想引导电流电压扰动少需要，特别是在结账时尾巴驾驶您的转换率或精度。