快进/锁存微调

A

altair_06

Guest
嗨,

我收到以下警告
, 当我综合我module.Can人给我提出这样的警告的原因以及如何避免。

快进/锁存<bit_count_reg_0>(无初始值)公司在区块常量的值为0
由于其他法郎/锁存微调,快进/锁存<bit_count_reg_1>(无初始值)公司在区块常量的值为0
由于其他法郎/锁存微调,快进/锁存<bit_count_reg_2>(无初始值)公司在区块常量的值为0

 
这一消息来自赛灵思ISE血栓通综合报告。这是告诉你
, 两个寄存器位将永远为0。你应该检查你的设计
, 看看是否是你所希望的。

这是类似的回答记录:
http://www.xilinx.com/xlnx/xil_ans_display.jsp?getPagePath=18397

这Verilog的例子生成的'两低数位类似的警告':
代码:

模块的顶部(时钟,数);

输入时钟;

输出第[7:0]计数= 0;总是@(posedge时钟)开始

计数“=计数 4;

末端

endmodule
 

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