快速Verilog的问题

[easytarget]

嗨，
are still not aswered, questions in blue
are answered.

我正在学习Verilog和我有问题，我会把这个线程并感谢您的帮助，在 红色
的问题仍然没有aswered，在 蓝色
的问题得到解答。我将在此补充职位
， 其他人的答案可以很容易地找到它们。1 -是什么意思时

， 一个变量是由'之前是这样的：
电线[`address_size - 1：0]地址Anwer（感谢呕吐）：`address_size是一个宏。2 -请您解释一下：
`定义大小（1“”`set_size）感谢你的帮助
最后由easytarget编辑于2008年5月2日20:35;编辑1次共

 

[Guest]

[No message]

 

[Ż]

is not a variable but a macro.

这2个问题是有关：在 address_size
不是一个变量
， 而是宏。在您使用它
， 你必须首先通过一个勾其标记。
报价：什么是宏？宏是一个文字名称的是一些价值取代之前的程序编译的程序使用。
宏是有用的别名不使用的程序的资源。
他们不是变量，所以你不能将一个值从一个程序宏。
几乎所有现代的语言，包括Verilog语言，支持宏定义。

在Verilog的宏在Verilog的宏被指定使用`定义编译器指令。
下面是一个例子：

`定义MY_DELAY 2

...

r1 =＃`MY_DELAY 1'b1;

 

[easytarget]

由于呕吐，有没有`定义在该文件中的声明，我想这可以在另一个文件。
我仍然不知道答案的另一个问题，是什么
， 这是否（1“”`set_size）怎么办？