我们能不能写“包时钟”的陈述？

[xtcx]

您好家伙！，我有一个数据传输到电脑的串行端口的情况。在VHDL语言所以每当我需要转交
， 我会用一个标志
， 在开始和结束语句来控制异步传输
， 以便它传输只有当我真正需要的。因为我更频繁的将数据发送到串行端口的需要，所以我想在包中描述的传动部分（使用程序）。所有我想知道的是
， 我可以通过作为与我的数据参数
， 该包时钟？...是否有可能在时钟VHDL语言编写的程序软件包内\程序？...请我一些建议，由于提前..！

 

[Guest]

.

Synopsys的VHDL语言参考手册有一个像段的标题在这方面： 子程序总是一组合电路
的口号。通过VHDL语言的基本规则，你不能用在子程序体的过程。预期的功能已被视为一个组件编码。

 

[nitin_ndg]

是的
， 您可以使用。
我曾用蛋白激酶G时钟。即使我已经作出了自己的职能“rising_edge”和falling_edge“。这个工程....

 

[Guest]

我们的目的，我的理解，是使用在子程序一个连续的过程。我不认为，这是一个支持VHDL的概念，但是我总是主动地学习新的东西。
is of course using a clock, but it's not involving clock sensitive sequential code in subprogram body, it's just evaluating an input signal and in so far still combinational logic.

IEEE标准的封装功能 rising_edge（），
当然是使用时钟，但它不涉及敏感的时钟顺序代码子程序机构，它只是一个输入信号进行评估
， 并在至今仍组合逻辑。

 

[Guest]

[No message]

 

[xtcx]

报价：

rising_edge（）当然是使用时钟，但它不涉及敏感的时钟顺序代码子程序机构，它只是一个输入信号进行评估，并在至今仍组合逻辑

 

[Guest]

我并没有说，那代码rising_edge遵循（）的组合。我说，是rising_edge（）函数本身是组合，但它使用了时钟。
possible in VHDL to write CLK based routines inside Packages\procedures
, if this means a sequential process inside the procedure.

但我还是相信，它 不可能
在时钟VHDL语言编写的程序软件包内\程序
，如果这意味着内部程序的渐进过程。