我怎么能解决我的设计进行侵犯？＆上午

G

gauz

Guest
有大时钟偏移了DCM介绍我的设计，所以。塔台报告始终保持行为。但我想是一个大麻烦should'nt的ISE，只有插入一些延迟单元和行为可能是固定的，为什么不能做的ISE它全自动当P＆戒指？有没有人知道如何解决它？

 
何处是时钟偏移？之间的积分？
你能显示一些HDL代码
， 演示了问题？

 
像DCM的时钟输出
， 声音不被路由全球时钟线。要么所有您的全球线路全部或考绩工具使用本地时钟布线
， 由于一些功能。当本地路由时钟必须驱动器芯片的物理距离部件的逻辑，在这些距离上的时钟偏斜触发器成为彼此的时间。这是什么原因造成的侵犯。

该解决方案是：
1。部队全局时钟布线，（低歪斜线如果有的话）。
2。移动使用逻辑拉近组委会属性。
3。地址寄存器
， 以减少管道的距离
， 必须在一个时钟周期的旅行。
4。更改努力水平和PAR种子价值观会影响公共行政改革的逻辑包。

 
这里有两个行为，它告诉时钟偏差大于数据延迟。
BTW，所有的努力设置的最高水平。

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时间约束：TS_fpga_clk_gen_inst_clk_hsx =期TIMEGRP
“fpga_clk_gen_inst_clk_hsx”TS_xti_pad * 2的50％;

669893项目分析，805定时错误检测。（0安装错误，持有805错误）
最短期限为23.817ns。
-------------------------------------------------- ------------------------------
保持违法行为：TS_fpga_clk_gen_inst_clk_hsx =期TIMEGRP“fpga_clk_gen_inst_clk_hsx”TS_xti_pad * 2的50％;
-------------------------------------------------- ------------------------------
保持冲突：- 1.486ns（要求- （时钟偏斜 路径的不确定性-数据路径））
来源：mango/corona/hsx_dxb/rch0_stage [16]（法郎）
目的地：mango/corona/vd/vbrg/u_vbrg_es/u_vbrg_es_if/mst32_hrd [16]（法郎）
要求：0.000ns
数据路径延迟：1.215ns（逻辑= 0级）
积极时钟路径偏移：2.701ns
源时钟：fpga_clk_gen_inst.clk_hsx上升的0.000ns
目的地时钟：fpga_clk_gen_inst.clk_hsx上升的60.000ns
时钟误差：0.000ns

最大数据路径：mango/corona/hsx_dxb/rch0_stage [16]以mango/corona/vd/vbrg/u_vbrg_es/u_vbrg_es_if/mst32_hrd [16]
地点延迟型延迟（NS）的物理资源
逻辑资源（拧）
------------------------------------------------- - ------------------
SLICE_X189Y166.YQ Tcko 0.313 mango/rch0_stage [16]
mango/corona/hsx_dxb/rch0_stage [16]
SLICE_X191Y141.BX网（扇= 5）0.981 mango/rch0_stage [16]
SLICE_X191Y141.CLK Tckdi（钍）0.079 mango/corona/vd/vbrg/u_vbrg_es/u_vbrg_es_if/mst32_hrd [16]
mango/corona/vd/vbrg/u_vbrg_es/u_vbrg_es_if/mst32_hrd [16]
------------------------------------------------- - --------------------------
总1.215ns（0.234ns逻辑，0.981ns途径）
（逻辑19.3％，80.7％的路线）
-------------------------------------------------- ------------------------------
保持冲突：- 1.385ns（要求- （时钟偏斜 路径的不确定性-数据路径））
来源：mango/acorn/u_pci/pci_100/pci_isa/ctl_state [0]（法郎）
目的地：mango/acorn/u_pci/pci_100/pci_isa/isa_oe_（法郎）
要求：0.000ns
数据路径延迟：4.144ns（逻辑= 2级）
积极时钟路径偏移：5.529ns
源时钟：fpga_clk_gen_inst.clk_hsx上升的0.000ns
目的地时钟：fpga_clk_gen_inst.clk_hsx上升的60.000ns
时钟误差：0.000ns

最大数据路径：mango/acorn/u_pci/pci_100/pci_isa/ctl_state [0]的mango/acorn/u_pci/pci_100/pci_isa/isa_oe_
地点延迟型延迟（NS）的物理资源
逻辑资源（拧）
------------------------------------------------- - ------------------
SLICE_X111Y281.XQ Tcko 0.313 mango/acorn/u_pci/pci_100/pci_isa/ctl_state [0]
mango/acorn/u_pci/pci_100/pci_isa/ctl_state [0]
SLICE_X120Y275.F4网（扇=

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="凉爽的" border="0" />

0.954 mango/acorn/u_pci/pci_100/pci_isa/ctl_state [0]
SLICE_X120Y275.X蒂洛0.179 mango/acorn/u_pci/pci_100/pci_isa/I_524_0_i
mango/acorn/u_pci/pci_100/pci_isa/I_524_0
SLICE_X89Y193.F4网（扇= 30）2.819 mango/acorn/u_pci/pci_100/pci_isa/I_524_0_i
SLICE_X89Y193.CLK Tckf（钍）0.121芒果/橡子/ io_memrd_int
mango/acorn/u_pci/pci_100/pci_isa/isa_oe_s_i
mango/acorn/u_pci/pci_100/pci_isa/isa_oe_
------------------------------------------------- - --------------------------
总4.144ns（0.371ns逻辑，3.773ns途径）
（9.0％的逻辑，91.0％的路线）
-------------------------------------------------- ------------------------------

 
是否是在时钟驱动触发器前DCM和DCM公司后
， 在时钟接收触发器？该报告似乎额外的时钟脉冲相位差，特大型像DCM的延迟，正在包括在内。

我要打开编辑器的FPGA设计
， 并期待
， 时钟缓冲器。全球时钟缓冲器通常在沿顶部和底部边缘的芯片中。

另一个技巧是暂时消除铀转化设施的引脚分配文件
， 并允许该工具放置引脚它想要的任何地方。如果设计符合时间，那么它通常是一个逻辑布局问题相对引脚分配。

您报告的错误可以改善或多余的门或流水线。第一个错误有5扇。如果您减少重复使用这扇门，它将使就业容易。有一个关于允许多余的门
， 是它使约束？第二个错误是更糟
， 因为有两种逻辑
， 必须transversed水平。如果你能全部流水线
， 舞台，那么这将有助于第二个错误。

多少FPGA的满？

 
在乌拉圭回合塔台文件的基础，我看到和destiation来源是60纳秒，广告
， 我认为它应该有足够的时间。

它似乎是在这条道路的限制规定
， 要求0ns的时间
， 肯定会导致错误的时间举行。

你可以张贴铀转化设施的文件和顶层模块的详情
， 以便我们能够对这个检查。

 
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