打量一个晶体管？

[eexuke]

亲爱的，
在数字化设计，什么是打量晶体管的影响？如果晶体管尺寸是增加其宽度时，它的容量会增加
， 而阻力会减少。因此
， 总RC延迟几乎保持不变，对不对？

 

[Guest]

[No message]

 

[nxing]

当你谈论大小，它必须是一个晶体管链和尺寸的目的是使整个供应链的最低延迟。

 

[don_quixote]

我认为是准确的区分大小一个“晶体管”和浆纱一个“门”。

-当你的规模了一个CMOS门（其中包括NMOS管公共数据网和PMOS潘），你增加其驾驶能力
， 而且也增加了容性负载上的门。这将影响逻辑链的总延迟。这就是所谓的“门大小的数字设计”做时序优化。对于这个问题，谷歌“逻辑努力获取更多信息。”大卫哈里斯有一个漂亮的书
， 题为“努力
， 它的逻辑”。

-在CMOS，可以在门晶体管的尺寸来调整大门的表现，因为它会影响阈值电压和门延迟。

-在动态的逻辑
， 如多米诺逻辑，有一个在门输出接驳。接驳地避免伤害负责共享大门。但通常你需要建立接驳
， 使大小不会与战斗在评价公共数据网。

任何人都知道其他情况下请继续。

 

[eexuke]

您好don_quixote，
正如你所说，晶体管sizeup将影响其阈值和延迟时间。我想知道的是，如果我一个晶体管的大小，将在增加的电容和电阻下降的话，那么其内在的延误
， 约钢筋混凝土产品的关注？

 

[sutapanaki]

我认为有两个观点这个问题。如果我们有一个栅极驱动的固定值
， 比在输出的大门寄生负载电容越高，则增加了晶体管的体积增加了栅极驱动能力
， 因此速度。但是
， 如果我们继续增加的规模，最终的寄生的晶体管将成为主体
， 在这一点的规模进一步增加不会带来速度明显增加。

 

[Guest]

eexuke说：

亲爱的，

在数字化设计，什么是打量晶体管的影响？
如果晶体管尺寸是增加其宽度时，它的容量会增加，而阻力会减少。
因此，总RC延迟几乎保持不变，对不对？

 

[don_quixote]

eexuke说：

您好don_quixote，

正如你所说，晶体管sizeup将影响其阈值和延迟时间。
我想知道的是，如果我一个晶体管的大小，将在增加的电容和电阻下降的话，那么其内在的延误，约钢筋混凝土产品的关注？