改进单端ECLḎ-法郎输出信号的形状？

[rfmw]

我使用的是半导体的业界的EClinPS Lite和加ECLḎ-翻转式MC100EL31和MC100EP31拖鞋。我的电路有单端连接
， 也无法利用差分连接。

问题是
， 这两个D -触发器“泄漏”时钟信号输出的（Q，/ Q首页）。时钟串扰的产出是非常大（20-30％）！由于我使用的单端连接，Q（下或/ q）一个非常坏的“逻辑”的形状
， 使我在与扭曲的逻辑信号的问题。

什么是我的选择
， 减少时钟从Q信号和/ Q的D触发器的输出？

任何帮助将不胜感激！

奶酪，
rfmw

编辑：

我NECL配置，所以Vcc管脚连接到的几乎没有电感微带接地面（以及我cannot消除内部封装电感，对不对？

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="眨眼" border="0" />

。V形引脚解耦与0603 100nF的接地面最少的线路长度和通过电感几乎没有...问题是内部时钟的串音的产出

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="悲哀的" border="0" />最后由rfmw编辑于2005年1月6日18时03;编辑2次共

 

[echo47]

时钟频率是什么您使用？试着放慢时钟
， 看看丑陋的信号改变形状或改善。

单端ECL信号应该不错，如果您提供正确的布局和终止。但是，如果你要测量信号频率使用数百个地面探测器导致普通的范围，那么你需要一个更好的探测方法。

 

[rfmw]

感谢答复

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="眨眼" border="0" />
时钟频率是什么您使用？
试着放慢时钟

， 看看丑陋的信号改变形状或改善。嗯，我推这些业界的EClinPS建兴和Plus芯片的上限

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="眨眼" border="0" />

我的时钟频率为2.5千兆赫（2.5 Gbps的与归零伪随机数据...从几赫兹到时钟频率带宽）和数据表的国家
， 它的最大切换速度约3 GHz的电路...当然，如果您降低的D触发器的时钟频率，时钟串扰的产出降低为好，但我只是cannot降低我的时钟频率....单端ECL信号应该不错，如果您提供正确的布局和终止。
但是，如果你要测量信号频率使用数百个地面探测器导致普通的范围，那么你需要一个更好的探测方法。我已经采取了非常谨慎的PCB设计。被动S21和PCB S11测量结果表明
， 良好的效果。我的ECL终止平行（50欧姆的VTT，以及分离的微带接地面）。我认为唯一的问题是ECL D触发器
， 触发器，我再次这样的问题，如何消除其输出时钟信号？

直接直流至20GHz带宽终止50欧姆示波器和高阻抗探针测量结果表明
， 大约相同的结果... 2.5Gbps的数据
， 其中包括高时钟幅度，grrrr

再次感谢队友

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="眨眼" border="0" />

 

[Guest]

[No message]

 

[krashkealoha]

我有经验
， 在2.5 GHz时脉输入，介质损耗由于PCB板下是造成了损失约-1分贝/英寸的痕迹。结果是
， 端输入信号的时钟输入也降低到了一个地步的时钟输入不能完全转换，因此造成混合之间的跟踪和锁存器的选通条件的信号。换句话说，增加输入信号的时钟输入如果可能的话。

否则，你可以用缓冲
， 如EP16驱动程序，数据和时钟输入，以减少时钟饲料通过。缺点是你需要购买更多的零部件($$$),重新设计电路板，和你的系统功率将会增加。

 

[rfmw]

krashkealoha说：

我有经验，在2.5 GHz时脉输入，介质损耗由于PCB板下是造成了损失约-1分贝/英寸的痕迹。
结果是，端输入信号的时钟输入也降低到了一个地步的时钟输入不能完全转换，因此造成混合之间的跟踪和锁存器的选通条件的信号。
换句话说，增加输入信号的时钟输入如果可能的话。

 

[krashkealoha]

遗憾的反应迟缓。

我的意思是有一个EP16驱动锁存器的数据输入，另一个EP16驱动时钟输入。我们希望，在EP16设备提供某种类型之间的缓冲锁存器和源信号隔离。（我没有检查
， 看看是否病毒/艾滋病和白细胞介的数据输入和时钟输入水平是一样的
， 这样你可以做这样的东西）。