故障能否避免？

M

mhytr

Guest
我使用一个简单的加法器的核心赛灵思CoreGenerator所产生的做一个测试，但我觉得在非注册输出故障。
虽然注册输出结果是正确的，反正是为了避免出现这些故障？

 
是其posiible消除故障！
这在数字circuis这种现象被称为组合逻辑
危险。这里有一个链接
， 你可以得到更多的帮助....
http://www.rit.edu/〜meseec/eecc341-winter2001 /

 
FPGA进行评估表达式使用查找表。该表只是一个真值表。它基本上表达评价使用光盘的结构。输入是作为一个地址，并在该报告中的查询表（LUT）的数据作为结果输出。

假设你有4个输入，而且你在输入'0101'，并在该地址，你有一个1，你会看到输出'1'。假设你现在想输入'1001'。问题是
， 如果你改变了输入值，由于路由延迟，很可能为第二（几纳秒分数），当从'0101'到'1001'，您可能会更快一点ariving传递比其他。因此，您可能会收到一个中间投入像'0001'和'1101'。假设在地址'1001内容'的LUT也1，但在这两个地址'1101'和'0001'，你有一个零，那么你可能得到一个小故障。

因此，例如，它是不好用的一个寄存器CLK输入输入的组合逻辑或查找表。

 
故障可能是在低功耗设计中
， 多次转换会浪费电力的问题。故障也可以是诸如门控时钟，或重置asynchonous输入问题。我认为
， 赛灵思建议时钟使能
， 而不是门控时钟。至于复位，你可以把它由一个全球时钟如果可能的话同步。
对于低功耗设计，与在组合逻辑块早期阶段分组最活动的信号
， 以尽量减少
， 因为在最后阶段可能拥有最大的容性负载在最后阶段过渡。

不仅如此，大多数的组合电路故障造成的其他可能是无害的
， 因为他们大多数的时钟已在册
， 并与系统的其他部分同步。

对于数据路径，我不认为应该有任何故障问题
， 特别是他们在所有管道。

 
一般故障是没有这样的问题
， 除非你没有满足时序要求
， 或你正在做一个异步“或multiclock杜曼”有限状态机。在第一种情况的问题可以用流水线
， 例如
， 在第二个案件
， 因为你可能去竞争条件
， 或者您想避免不良的结果
， 你可以使用适当的
， 如灰色编码或类似的待遇编码设计避免，这将节省您以及很多的权力
， 但它可能需要一些空间，多数民众赞成所有的伙计

 
该glitchs无法避免。但是如果你实现你的sychoronous风格设计，glitchs是无害的

 
如果你使用异步时钟域，另一个效应，称为matastability，会发生。亚稳态实际上是不可避免的独立的多时钟域。什么出现的情况就是一个触发器输入可能在很instent的CLK输入翻转触发。有一个约100〜200ps的窗口
， 如果这个条件下发生的，触发器的输出将被ustable（您可能会从0到1，再回到零在同一时钟周期，或其他类似的效果） 。

阿的处理方法是亚稳态级联2触发器，派出的第一亚稳态触发器输出到第二触发器输入，CLK信号的捆绑在一起。这引进1时钟延迟，但过滤器亚稳态。

 
因此
， 尝试使用同步设计
， 到处（尽可能）在您的项目。大部分故障是非常'短的时间长度
， 以便设置/保持时间要求不能得到满足。因此，在同步电路故障将被过滤
， 并无害您的设计。

 
故障应B的时间哈泽德.... R 2的类型有....静态和动态的危害....

静电危害-一个输出时发生
， 有可能要经历一个短暂的过渡
， 预计将保持不变。
〜消除静电危害，找到附近的K值相同，地图
， 是小组的组成，增加共识任期小项。静电危害可以b消除...在组合电路。一种动态灾害发生时
， 输出信号有可能改变不止一次预计何时作出从0到1一个过渡或从1到0。
〜dont连接可变输入和补充的大门同样的水平。

希望我的解释谓原位缺口坏或混乱....我不擅长（解释）谓尽管我明白自己，为初学者级时序危险...

emmm，，，，这本书代码：

数字化设计-原理与实践第3版，肯尼迪Wakerly;普伦蒂斯大厅
 
FPGA设计，基于LUT的性质，危害消除方法是没有用的，特别是1级查找表。
采用同步编码一个很好的做法
， 将使故障无害的很多正反在这里说。

 
同步系统，... R还存在一些diffficulties ....

在....的失败和亚稳态同步时钟偏移...

žλ˛

 
任何机构介绍一本书
， 知道所有的时间问题
， 数字德兴地承担责任？

 
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