方案-基于FPGA管脚短

[thiagu_comp]

嗨，
这是从行为的角度电点的问题。会发生什么2 FPGA的输出引脚获得短期和驾驶complementory逻辑？让我们考虑的2引脚的LVCMOS。一位驾驶逻辑高
， 而其他逻辑低。就像它的权力，接地总之，没有加载除了传递路径中的CMOS晶体管？是否有保护电路在FPGA（赛灵思）呢？我看到有在赛灵思Spartan3E IOB颁布架构的一些ESD二极管。这会不会有帮助
， 在这种情况？

 

[Guest]

[No message]

 

[farhada]

嗨，
我个人的经验是
， 在FPGA输出大部分车手都相当严格
， 不允许被做空
， 只要他们在同一个标准的，但是如果你有不同的标准的引脚，它可能会损害一个输出驱动器驾驶它的高
， 如果电流超过了旗杆最高评级。

干杯，
/法尔哈德