时钟分频用VHDL？

[martur]

您好，我有一个用VHDL的问题。其实，我刨光测试平台的文件，以模拟我的设计。在这个文件中，我需要一个特定的值分配在一个特定的periode的信号。所以我用下面的表达式：CLK

 

[FvM]

如果设计专用于最近的FPGA系列，你会使用一个PLL时钟乘法器。否则，有没有什么好办法。可用于逻辑单元延迟，但工艺，电压和温度（PVT）变化的强烈影响。或供应的一个因素4更高的时钟频率。

 

[preet]

亲爱的Marter，你必须实现n位的计数器，如果您需要任何时钟除以2电源的'n'。如果您有specfic频率要求告诉我，输入频率，输出频率和时间上的细节方面Preet

 

[alexan_e]

[报价= preet; 910061]如果您有specfic频率要求告诉我详细的输入频率，输出频率和“关于”[/QUOTE] OP是明确的要求，他有一段时间为100ns的时钟（10MHz时），他希望使用25ns的延迟，这是40MHz的时期，作为FVM说，他可以使用如果有一个内部时钟频率倍增器或一个40 MHz的外部时钟。 martur，我们假设，100ns的CLK是目前主要的（最高）的时钟频率，在您的系统，而不是已经分频时钟。亚历

 

[TrickyDicky]

[报价= preet; 910061]亲爱的Marter，你必须实现n位的计数器，如果您需要任何权力的'n'的时钟除以2。如果您有specfic频率要求告诉我详细的输入频率，输出频率和“关于”时间方面Preet [/QUOTE]如果您使用此计数器的输出作为时钟使您的基本时钟域，这是唯一的好的。它一般是不好的做法，使用输出计数器时钟寄存器。它更安全，使用PLL

 

[preet]

亲爱的TrickyDicky，PLZ例如阐述你的观点。这将使我更好地理解。 ，Preet

 

[TrickyDicky]

我没有一个例子 - 其使用其他设备的时钟计数器的只是坏消息。它可能工作时间，但可以在没有警告的情况下变得不可靠，受温度影响。因此，而不是使用它作为时钟，用作时钟使能：[代码]进程cnt_proc：（CLK）开始，如果rising_edge（CLK），然后CNT

 

[preet]

TrickyDicky亲爱的，我是多么可以分割使用PLL方面Preet

 

[TrickyDicky]

PPL的大部分将允许。为您的特定的FPGA的文档。通常你可以得到任何东西，从几MHz到数百兆赫。

 

[jimmy_tag]

检查我的时钟分频器代码：[URL =]所有关于VHDL代码，PCB设计和AVR http://www.vhdlcodes.com/2010/08/vhdl-code-for-clock-divider.html：时钟分频器的VHDL代码[/URL]

 

[std_match]

[color = jimmy_tag; 911226]检查我的时钟分频器代码：[URL = http://www.vhdlcodes.com/2010/08/vhdl-code-for-clock-divider.html]所有关于的VHDL代码，PCB设计和AVR的时钟分频器的VHDL代码[/URL] [/QUOTE]这在理论上是好的，但实际设计的，它产生的时钟使能（是一个信号，即只有一个时钟周期的高），或使用更为有用锁相环。这是不推荐使用逻辑/注册/触发器的输出作为时钟。时钟使能这样用VHDL：[代码]进程（CLK，RST_N）RST_N = '0' - 设置所有寄存器复位值ELSIF rising_edge（CLK） - 它可以是有用的，有一些东西在这里 - 例如，设置生成的时钟，使零如果clock_enable = '1'，那么 - 这里的工作结束，如果结束如果结束进程; [/CODE]当clock_enable = '0'的进程将保持它的状态。时钟使能通常是由使用它的电路相同的时钟产生。随着时钟使您可以有许多不同的“钟表”（时钟使能）强大的系统。它是强大的，因为一切都是由相同的时钟主频。

 

[jimmy_tag]

[color = std_match; 911384]这在理论上是好的，但对于一个实用的设计，它是更为有用生成的时钟使能（是一个信号，即只有一个时钟周期的高），或使用PLL。这是不推荐使用逻辑/注册/触发器的输出作为时钟。时钟使能这样用VHDL：[代码]进程（CLK，RST_N）RST_N = '0' - 设置所有寄存器复位值ELSIF rising_edge（CLK） - 它可以是有用的，有一些东西在这里 - 例如，设置生成的时钟，使零如果clock_enable = '1'，那么 - 这里的工作结束，如果结束如果结束进程; [/CODE]当clock_enable = '0'的进程将保持它的状态。时钟使能通常是由使用它的电路相同的时钟产生。随着时钟使您可以有许多不同的“钟表”（时钟使能）强大的系统。它是强大的，因为一切都是由相同的时钟主频。[/QUOTE]我的网站上的代码是综合的。它提供了100％的输出。你应该首先尝试。有关时钟使能，可以直接添加信号，我的代码..

 

[TrickyDicky]

[报价= jimmy_tag; 912429]我的网站上的代码是综合的。它提供了100％的输出。你应该首先尝试。有关时钟使能，可以直接添加信号，我的代码.. [/QUOTE]正因为它是综合的并不意味着它是一个好主意教的人，这在逻辑上产生时钟是一个好主意。您应该修改它说，“二泉映月”，应作为一个让任何其他的内在逻辑，而不是作为一个时钟使用。

 

[FvM]

你应该修改它说，“二泉映月”，应作为任何其他的内在逻辑，而不是作为一个时钟使

但它不是作为一个周期的高时钟设计使而非一个占空比为50％涟波分频时钟。一般来说，我可以想像某些情况下，其中的时钟分频器有它的目的，例如产生一个外围设备的外部时钟输出将是首选，但更多的情况下，时钟使能。假设，你没有一个PLL生成一个零延迟的时钟，它可能需要使用较慢的时钟域坏的分频时钟解决方案。但定时关闭域交叉信号，将增加一些额外的设计工作。主题标题有些误导的方式，因为原来的职位实际上是要求时钟乘法，而不是分裂。