时钟门控寄存器的银行在设计

[vahid_roostaie]

我想对我的门设计的寄存器组的时钟。正如你可能知道有一个选项命名为：在set_clock_gating_style命令sequential_cell。我不想用“锁定”为连续的细胞，但由于设计的影响顶层投入这么多注册一些银行允许直流信号，所以无法插入他们的问题有以下回应时钟gatinf逻辑： ... ...？“组合路径从输入端口到FF我怎么能不使用的顺序插入细胞锁存时钟门控有什么办法使DC忽略兴建的寄存器组使能信号的顶层输入影响FYI？：我的顶层投入低的过渡，只是选择的芯片的操作模式。

 

[gliss]

有趣。为什么你不能用一个与门控制时钟信号模块或注册？

 

[shrxixi]

我见过这么多的设计与和或NAND作为门控单元使用。什么是确切的警告/错误你看到了什么？

 

[sumit_techkgp]

不应该有任何问题！能否请你合成前皮棉SUMIT UR设计正确

 

[eternal_nan]

您当然可以使用与门，而不是集成的时钟门控时钟门控锁，但建立/保持从触发器的启动信号，以使与门需要得到满足，而这需要显式的时间检查时间。如果您使用集成的时钟门控单元，即满足特定的时间弧设计。

 

[quan228228]

[报价= vahid_roostaie]我怎么能不使用的顺序插入细胞锁存时钟门控？ [/QUOTE]插入无锁存时钟门控，使用类似下面的命令：set_clock_gating_style - sequential_cell无[报价= vahid_roostaie]有什么办法使DC忽略兴建的寄存器组使能信号的顶层投入的影响？ [/QUOTE]第功率编译器忽略使信号从输入端产生的。 quan228228