是否除以时序逻辑的时钟是允许的？？

[khaila]

本来我们有时钟。
需要一个块时钟/ 2。
为了产生时钟/ 2我用Ḏ-法郎
， 其输入是其Qn的子驱动。

我可以使用我的设计与此时钟/ 2？？？因此
， 我将有两个时钟域！

是否除以时序逻辑的时钟是允许在ASIC设计？？？

 

[rameshsuthapalli]

嗨，

除以序贯块逻辑permited。

关心，
ramesh.s

 

[quan228228]

我们可以用组合逻辑和时序逻辑clocl分。

在RTL设计，我们关注的功能。在布局和中旅（时钟树综合），我们的时钟网络的关注时间。

quan228228

 

[dft_guy]

肯定地说，你可以使用你的电路时钟/ 2，但要小心
， 在密度泛函理论模式。您现在采购时钟分频器的时钟将您的触发器的ATPG工具将不知道如何驾驶它们。所以你必须绕过这在扫描模式下分。

约翰
密度泛函理论文摘

 

[barkha]

是的，您可以使用时钟/ 2时钟。但iInternally生成的时钟是造成可测试性的问题，因为由内部产生的时钟驱动逻辑不能
由扫描链的一部分。写作产生的时序约束
钟表变得更加困难
， 以及。

解决方案：添加测试电路绕过内部产生的时钟。
例如，如果您有一个分频2小时，多路选择器中添加的
选择一个对内部产生的一个主要的输入时钟
测试。多路开关选择行应控制1
测试模式信号从一个主要的投入来。

 

[Guest]

[No message]

 

[shiv_emf]

什么是需要的时钟/ 2？？

 

[xinsu]

您可以设置两个模式做STA的时间analaysis