更高的速度设计问题

[mpatel]

您好，我用在125至170 MHz的FPGA设计。现在的问题是如果我的设计在更高的频率升级等说，900兆赫，我需要处理什么样的危机？会是什么的关键问题，我怎样才能解决这些问题呢？

 

[Yun Lin]

高速IO的PCB是至关重要的，也FPGA的IO是重要的。

 

[bulx]

FPGA芯片本身，复杂的电路（multpltier，大的加法器，barrrel转换器等）时，将不符合时机。你必须找到一种方式的流水线。日IOS，你可以有问题，以满足输入的时序（但可能是你的IOS是不变的）。不知道，如果目前的FPGA片时钟在900MHz（再次你的时钟可能是内部）眼观，这一步似乎要真正实现只需重新运行过于庞大。 - B

 

[snake_eyes]

我同意BULX，从100 MHz到900 MHz的跳跃，只是重新运行硅技术是相同的或几乎相同的事实几乎是不可能的。 Icreasing频率那么多的水平，可能需要重新设计，在设计，甚至一些建筑的变化。在FPGA上实现900MHz的，是不是一件很容易的事..这将需要非常carefull的系统架构设计。

 

[funster]

FPGA的可编程连接，因为有很长的延迟，所以我觉得你不能使用FPGA来实现如此高的速度说900MHZ。你可以注意的平面布置图，以改善上述问题（附近的一起相关的逻辑，可能会帮助）。最好的问候[报价= mpatel]你好，我在125至170 MHz的FPGA设计。现在的问题是如果我的设计在更高的频率升级等说，900兆赫，我需要处理什么样的危机？会有什么样的关键问题，我怎样才能解决这些问题呢？[/QUOTE]