更高速的设计问题

[mpatel]

嗨，

我以前设计的FPGA在125至170兆赫。现在的问题是
， 如果我在升级设计等更高频率900兆赫说，什么样的危机
， 我需要处理？什么是关键问题
， 我该如何解决？

 

[Guest]

[No message]

 

[Guest]

对于高速电路板木卫一是至关重要的
， 也是FPGA的IO是重要的。

 

[bulx]

浅谈FPGA芯片本身，您的复杂的电路（multpltier，大加法器等barrrel移位）将不会满足时间。你有找到一个流水线的出路。

在次IO的，你可以有问题
， 以满足输入计时（但可能是你的IO不变）。Dont知道
， 如果目前的FPGA片可以在900MHz的时钟（时钟又可能会内部）

严重，这一步似乎太庞大实现
， 只需重新运行。

- b

 

[snake_eyes]

我同意BULX，从100兆赫到900兆赫跳几乎是不可能仅仅通过重新办鉴于硅技术是相同或几乎相同。
Icreasing频率那么多的水平
， 可能需要重新设计
， 甚至在一些建筑的设计变更。基于FPGA实现900MHz的不是一个很容易的事..这将需要很carefull系统的建筑设计。

 

[funster]

由于FPGA的可编程连接有很长的延迟，

所以我认为你不能使用FPGA来实现这种高速900MHz的说。

你可以注意平面图
， 以改善上述问题（提出

连同相关的逻辑可能是附近的帮助）。最好的问候mpatel说：

嗨，我以前设计的FPGA在125至170兆赫。
现在的问题是，如果我在升级设计等更高频率900兆赫说，什么样的危机，我需要处理？
什么是关键问题，我该如何解决？