有任何方式的FPGA产品

[Matrix_YL]

您好所有

如果我没有连接任何信号FPGA的EXTERN的休息。我是否可以
计划1块FPGA来实现这个功能（例如休息）！

最好的例子
谢谢您

 

[echo47]

如果您使用的Xilinx FPGA的，那么所有触发器和RAM自动初始化为零配置过程中。或者您可以初始化它们在特定国家的高密度脂蛋白，如Verilog的登记申报章富= 1“;”。

_Altera FPGA的可能类似。

 

[Matrix_YL]

谢谢echo47

报价：

如果您使用的Xilinx FPGA的，那么所有触发器和RAM自动初始化为零配置过程中。
或者您可以初始化它们的具体

 

[Guest]

[No message]

 

[jay_ec_engg]

但它最好连接外部复位到设备的情况下
， 如果要放置ü设备到预定义状态......

是否确定
， 如果我们浮动FPGA的复位引脚？

 

[echo47]

Matrix_YL，你没有说什么类型的FPGA你，所以我不能给你提供正确的数据资料。

我*没有*使用我的FPGA项目的复位输入。配置下载足以预设所有国家。我设计我的FPGA逻辑
， 它会自动从（宇宙射线命中或突发状态恢复什么）。

好吧，我看你要生成的低适用于某些其他目的复位脉冲。你仍然需要初始化这些寄存器，否则Verilog仿真器将使用十
， 这是我的Verilog代码风格：
代码：

模块的顶部（时钟时，RST）;

输入时钟;

第[2:0] rst_cnt = 0;

输出章rst = 0;总是@（posedge时钟）开始

rst_cnt“=（rst_cnt == 7）？
rst_cnt：rst_cnt 1;

rst“=（rst_cnt == 7）;

末端

endmodule

 

[Matrix_YL]

谢谢echo47

我想使用的Xilinx FPGA的！是否所有的Xilinx器件的FPGA将自动初始化为0时
， 上电！

顺便
报价：我*没有*使用我的FPGA项目的复位输入。

 

[echo47]

赛灵思FPGA哪？他们使许多不同的类型。

与Spartan - 3和Virtex家庭，软件工具生成配置位流
， 初始化寄存器和RAM块为零
， 除非您的设计采用的是不同的价值观。注意的是，HDL仿真器将默认为X寄存器
， 如果您没有指定一个初始值。

是的，我从来没有连接外部复位输入我的FPGA逻辑。当然，我做连接配置的信号-每个人都需要他们。