流水线ADC的问题，ergent！

[lhlbluesky]

我已经设计了10位1.5bit每个阶段，当我连接在一起的9个阶段流水线ADC，我觉得第三MDAC的产量开始降低（为一个信号直流输入信号），更严厉的增加数目阶段的最后阶段，输出是非常非常糟糕，此外，第六次输出ADC是第一个时钟周期错误，因此对这些还首次时钟周期错误的第九阶段第七我不知道为什么。
是它的威斯康辛州花旗参农业总会理由，但我改变了10％的GBW，它提高不大;
还有没有其他原因
谁能给我一些意见，暂准？
感谢所有的答复。

 

[naalald]

嗨，
确保您的运放落户在下一阶段的采样时间应该在每一个阶段。除了运算放大器的增益带宽，它的增益和寄生电容是很重要。该时钟的时间也很重要。您可以弥补与时间的运放一个小的增益带宽。， 最后请务必执行自下而上板取样正确。

 

[lhlbluesky]

我知道，而如何实现对流水线ADC署？如何实现延迟单元
， 什么是区域市政总署的时间？

 

[Guest]

[No message]

 

[naalald]

您好lhlbluesky，
拖延的元素
， 可以使用晶体管级触发器。
为实现残留阶段和他们计时看到像阿博论文。这里是链接：
http://www.edaboard.com/viewtopic.php?t=289622&highlight =
希望它可以帮助你！

 

[Guest]

使用用Verilog - A的模拟
， 以确定之间的stages2和stage3的因果关系。