D
davorin
Guest
自ispLever基地4.1不支持混合语言设计..
我如何把CPU核心的VHDL例如成一个Verilog设计？
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L
lucbra
Guest
我还没有尝试过，但他们告诉我编译VHDL和Verilog文件分开，建立edif网表，然后共同建设。
D
davorin
Guest
嗯..唯一的办法似乎是通过synplify亲....但谁可以负担得起吗？（
邻 ;或者
， 我是否可以进口一些EDIF subdesigns到ispLever ？
邻 ;或者
， 我是否可以进口一些EDIF subdesigns到ispLever ？
E
eBond
Guest
是的
， 它doesn't支持混合模式
， 但您可以使用anyother工具一样Aldec的最初步骤或斯里维拉..如果您需要的软件和藻知道
， 一旦EDIF做
， 那么你就可以开始使用点阵ispLEVER 4.2或preffered 5 ..thatsis良好的好工具...
performanceis令人敬畏
007
， 它doesn't支持混合模式
， 但您可以使用anyother工具一样Aldec的最初步骤或斯里维拉..如果您需要的软件和藻知道
， 一旦EDIF做
， 那么你就可以开始使用点阵ispLEVER 4.2或preffered 5 ..thatsis良好的好工具...
performanceis令人敬畏
007
D
davorin
Guest
eBond写道：
是的，它doesn't支持混合模式，但您可以使用anyother工具一样Aldec的最初步骤或斯里维拉..
如果您需要的软件和藻知道，一旦EDIF做，那么你就可以开始使用点阵ispLEVER 4.2或preffered 5 ..
thatsis良好的好工具...
performanceis令人敬畏
007
是的，它doesn't支持混合模式，但您可以使用anyother工具一样Aldec的最初步骤或斯里维拉..
如果您需要的软件和藻知道，一旦EDIF做，那么你就可以开始使用点阵ispLEVER 4.2或preffered 5 ..
thatsis良好的好工具...
performanceis令人敬畏
007