游标插值

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manofwax

Guest
亲爱的全部，
我工作的一个项目有关的时间间隔计数器的原则使用游标插值获得更高的分辨率。如果你不游标插值的家庭，就完全好，怎么把我的问题是相当普遍。

这是我的问题：
输入：与100MHz的Clk_ref
输入：Start_trigger
输出：Clk1与100MHz的*（16/17）开始时
， 触发信号变为高电平

我使用的Virtex 4，我可以很容易与DCM的FPGA的输出频率。这就是我。我喂的输入clk_ref的DCM的
， 然后我会得到与我想要的频率输出。

不过，我不想输出频率必须马上产生。我希望它发生在目前Start_trigger信号变为高电平。

喂食Clk1和Start_trigger成为一个与门不是一个解决办法。因为与门的输出不会在目前的高（有一些延迟）Start_trigger去高。在与产量将只待Clk1变高。这正是我想要的：
Clk_ref：的XXXXXXXXXX |____|-----|____|-----|____|-----|____|-----|____|
Start_trigger：xxxxxx__________________ |------------------------------------
Clk1：xxxxxxxxxxxxxx__________________ |-------|_____|------|_____|------

摘要：
*对Clk1频率=频率的Clk_ref *（16/17）“---我可以做这样的DCM
* Clk1将由Start_trigger触发;

预先感谢。任何建议和想法将受到赞赏！谢谢。

 
游标插值是一个很酷的技术。我有一个好老惠普5370B坐在这里。

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="微笑" border="0" />我建议
， 要求赛灵思（开WebCase），但我相信他们的答案将是“不可能的”。

您可能需要诸如经历一个高速延误一进位链构造线的输入信号的不同的方法，然后样本中所有的水龙头同时进行。需要仔细安排的限制。我做了一些实验中的Spartan - 3，实现时间约120ps测量分辨率。我可以衡量亚纳秒脉冲。我想我当时在200 MHz采样42水龙头。必须调整的水龙头根据FPGA的高速数字。

 
回声我dont明白ü的“样本意味着所有的水龙头同时”我dont很明白的东西ü提其余不是。你能向我提供更多细节？？

你怎么能达到120ps时间测量分辨率。请更详细地喂我...谢谢...

 
我能从通过一个42位的进位链我的输入信号。在Spartan - 3系列，它采取的是输入信号传播有关120ps通过每个劳工通讯（2 MUXCY_L原语），因此这种结构基本上是一个42抽头延迟线为5ns。接下来，我申请一个200 MHz的时钟至FPGA。在每个劳工通讯，我连接进行信号的D - 200兆赫频率失败。结果-每42Ḏ为5ns触发器采取一系列输入沿延迟线传播信号的快照。在42位输出代表输入信号在120ps的间隔，或8.4每秒gigasamples取样。

如果您的FPGA的进位链是高于或低于120ps慢，或者如果你的时间从200兆赫不同，则需要调整相应的抽头数。你可能会想建立一个机制
， 这一调整将自动执行。

劳工通讯安置是关键-的进位链必须考虑合适的一列
， 实现合理的统一120ps延误。

当然，你也需要逻辑分析了42位输出找到任何您想要的输入信号。

这是把什么可以用廉价的FPGA做了限制。这不是一个初学者FPGA项目！

 
是否可以对一些设置开始触发脉冲？如果是这样，您可以使用期调整自来水的DCM的转移输出被赞同的开始触发的边缘。然后你可以使用一个简单的与门，自开始触发和时钟输出对齐。
经过培训的DCM的阶段，您的时钟电路工作应为开始触发下一个应用程序的预期。
如果你想发出任何时候开始触发和任何方面的时钟相位关系可能的话，我没有看到一个简单的方法获得的FPGA做到这一点。他们不是为了做这种恒定相移时钟。
依笔者之浅见，您可能有一些非常棘手的逻辑和手击溃了你的FPGA今后的工作
， 或者您必须限制对这个版本的规范
， 以简单的标准设置。

 
回声，如u可以告诉，我是新手...=Ḏ感谢帮助。所以
， 你不使用implimenting的游标技术？？谢谢。我要消化乌拉圭回合的建议了。

班卓琴，感谢的帮助。是啊，启动触发器可以随时变高。

非常感谢你的谁的帮助！你能告诉我在哪里
， 我可以得到一些小而简单
， 但实际的项目工作？谢谢！

 
我认为我的项目中使用的游标内插技术，但我不能有任何想办法准确地在FPGA内部启动一个良好，稳定的振荡器。我可以建立了一个外部振荡器，但我的目标是尽一切，FPGA内部某种方式。

对于其他项目思路，努力探索赛灵思应用笔记。你一定会发现一些有趣。
http://www.xilinx.com/xlnx/xweb/xil_publications_index.jsp?category=Application Notes

我依稀记得看到在这些应用笔记之一携带链延迟线技术。

 
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