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praneshcn
Guest
您好，当我们在一个芯片级的设计点源滞后，被认为是从哪个角度的外部时钟源和一个PLL。由于它是一个芯片级的设计考虑之间的外部时钟源和PLL时钟垫。
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vikramc98406
Guest
据我了解，如果时钟是来自外部时钟引脚（例如IO引脚）----> PLL ---->时钟产生点源滞后是从PLL输出时钟对于其他案件的生成点，象下面这样的外部时钟引脚----->钟生成点源滞后是从IO引脚的时钟到达点/生成点，任何人都可以把您的意见。
I
iwpia50s
Guest
这听起来更像是你有两个时钟源，它们要么是可选的，或者他们不同的时钟驱动器芯片。如果他们是两个不同的时钟，那么你需要同时指定源vikramc98406表示延迟。如果时钟是可选的，那么你需要创建两个SDC文件，并选择一个时钟或其他设置vikramc98406指定的源滞后。
C
chethancta
Guest
源延迟=源（振荡器）的CLK defination引脚（芯片CLK引脚）的网络延迟= clkpin（端口DEF）触发器的CLK引脚
P
praneshcn
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您好，当我们在一个芯片级的设计点源滞后，被认为是从哪个角度的外部时钟源和一个PLL。由于它是一个芯片级的设计考虑之间的外部时钟源和PLL时钟垫。
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vikramc98406
Guest
据我了解，如果时钟是来自外部时钟引脚（例如IO引脚）----> PLL ---->时钟产生点源滞后是从PLL输出时钟对于其他案件的生成点，象下面这样的外部时钟引脚----->钟生成点源滞后是从IO引脚的时钟到达点/生成点，任何人都可以把您的意见。
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iwpia50s
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这听起来更像是你有两个时钟源，它们要么是可选的，或者他们不同的时钟驱动器芯片。如果他们是两个不同的时钟，那么你需要同时指定源vikramc98406表示延迟。如果时钟是可选的，那么你需要创建两个SDC文件，并选择一个时钟或其他设置vikramc98406指定的源滞后。
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chethancta
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源延迟=源（振荡器）的CLK defination引脚（芯片CLK引脚）的网络延迟= clkpin（端口DEF）触发器的CLK引脚