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Guest
大家能否告诉我什么是符合VHDL语言
, 请附片错呢?。赛灵思ISE 7.1告诉我它预计
, 看看
, 而不是接近尾声进程。我看它太长
, 如果你知道我的意思。
电信行业协会
GIT中
图书馆电机及电子学工程师联合会;
使用IEEE.STD_LOGIC_1164.ALL;
使用IEEE.STD_LOGIC_ARITH.ALL;
使用IEEE.STD_LOGIC_UNSIGNED.ALL;
----取消注释下面的库声明
, 如果实例
----在此代码中的任何Xilinx的原语。
-图书馆新跃;
-使用UNISIM.VComponents.all;
实体计数器
港口(环境局:在锁相环;
导演:在锁相环;
时钟:在锁相环;
rst:在锁相环;
运:出std_logic_vector(1 downto 0));
结束计数器;
建筑行为是反
信号t_op:std_logic_vector(1 downto 0);
信号t_5:std_logic_vector(2 downto 0);
开始
运算“= t_op;
进程(时钟时,RST,环境局,处长)
开始
如果rst = '1',那么
t_op“=”00“;
t_5“=”000“;
否则
, 如果时钟= '1',然后和clk'event
如果环境局= '1',那么
如果迪尔= '1',那么-计数向上
如果t_5 =“100”,则
t_5“=”000“;
t_op“= t_op '1'; -卡里
其他的
t_5“= t_5 '1';
如果结束;
其他的
如果t_5 =“000”,则
t_5“=”100“;
t_op“= t_op - '1'; -泥
其他的
t_5“= t_5 - '1';
如果结束;
如果结束;
如果结束;
如果结束;
结束进程;
为此行为;
, 请附片错呢?。赛灵思ISE 7.1告诉我它预计
, 看看
, 而不是接近尾声进程。我看它太长
, 如果你知道我的意思。
电信行业协会
GIT中
图书馆电机及电子学工程师联合会;
使用IEEE.STD_LOGIC_1164.ALL;
使用IEEE.STD_LOGIC_ARITH.ALL;
使用IEEE.STD_LOGIC_UNSIGNED.ALL;
----取消注释下面的库声明
, 如果实例
----在此代码中的任何Xilinx的原语。
-图书馆新跃;
-使用UNISIM.VComponents.all;
实体计数器
港口(环境局:在锁相环;
导演:在锁相环;
时钟:在锁相环;
rst:在锁相环;
运:出std_logic_vector(1 downto 0));
结束计数器;
建筑行为是反
信号t_op:std_logic_vector(1 downto 0);
信号t_5:std_logic_vector(2 downto 0);
开始
运算“= t_op;
进程(时钟时,RST,环境局,处长)
开始
如果rst = '1',那么
t_op“=”00“;
t_5“=”000“;
否则
, 如果时钟= '1',然后和clk'event
如果环境局= '1',那么
如果迪尔= '1',那么-计数向上
如果t_5 =“100”,则
t_5“=”000“;
t_op“= t_op '1'; -卡里
其他的
t_5“= t_5 '1';
如果结束;
其他的
如果t_5 =“000”,则
t_5“=”100“;
t_op“= t_op - '1'; -泥
其他的
t_5“= t_5 - '1';
如果结束;
如果结束;
如果结束;
如果结束;
结束进程;
为此行为;