用VHDL语言建模故障

[lahrach]

如何模拟像故障卡住- 1（0）使用VHDL，友好，

 

[FvM]

我担心，这不是很清楚你的要求。他说：“卡住”通常发生，如果一个逻辑驱动输出永远不会改变它的状态，有可能是一个逻辑设计错误，或者只是故意。如果这不是故意，你要模拟？你要分析并找出逻辑，为什么产量占所有条件下的相同状态。

 

[lahrach]

固定性1 / 0表示输出始终在1 / 0无论投入，视

 

[TrickyDicky]

简单：输出

 

[wsong0210]

在Verilog它可以设置一个导线在测试平台上的苍蝇值。比如你有一个线“信号”在试验台在一个模块称为被测你可以写分配被测= 1;以使其之一。 VHDL语言似乎不支持这一点。

 

[Dave_PL]

尝试'力量'。

 

[Alexium]

[报价= Dave_PL; 882670]。试用'力'[/报价]另外的Verilog只。

 

[Dave_PL]

编号'力'和'释放'是VHDL2k8标准。用法：信号

 

[Alexium]

哎呀，对不起，还没有得到一个机会，还研究2k8