用VHDL？ Verilog的？的Verilog -？的Verilog - AMS？

[Beardolphinaries]

嗨，任何人都可以告诉什么的Verilog，VHDL，Verilog - A的和Verilog - AMS之间的区别，请？非常感谢。

 

[mpig09]

亲爱的Beardolphinaries：我认为：VHDL / Verilog的数字化设计和混合模式模拟的Verilog - A：模拟设计师，而不是好主意混合模式模式模拟mpig

 

[Beardolphinaries]

非常感谢。

 

[olzanin]

您好，VHDL和Verilog是竞争对手都数字化设计。随着Verilog - A的，你可以在您的模拟设计方案的一些理想的数字细胞。的Verilog - AMS是混合模拟。 olzanin

 

[sparso]

我用纯数字的东西的Verilog。 VHDL是主要用于欧洲和日本。不是在美国。 Verilog - A的模型模拟的东西，当我需要迅速SIM时间。没有用的Verilog - AMS，但我认为Verilog的一个子集的AMS。