的一些港口或引脚不connneted，如何解决呢？

[ls000rhb]

i编译使用直流电，Afert check_design，我觉得如某些端口或旗杆warining，不connneted任何网，如何解决呢？

 

[no_mad]

嗨，

其实，有2个方法将其删除。

1。RTL级
-您应该删除那些在这一级不连通的引脚和港口。
优化您的Verilog代码，确保没有使用的端口和并列在设计到VDD和/或VSS端子。

2。使用DC删除
-使用此命令“删除，unconnected_ports”

希望这有助于
- no_mad

 

[ls000rhb]

到：no_mad，非常感谢！

 

[amaccormack]

可能有良好的设计无关港口因重用的原因，所以我建议不要改变的一种工具，cannot为了消除他们的RTL。改变你的工具
， 如果它没有能力承担这一工作。提到应该帮助，但Cadence的RTL编译器更加积极的冗余端口，触发器和逻辑删除的命令。有时我还以为它做最后太多
， 但始终是正确的
， 它实际上表明
， 我需要确定一个设计错误。侵略性取消允许更快和更小的设计。

 

[luancao]

在这种情况下，你应该仔细看看的
， 没有连接端口。如果是扫描测试
， 即test_se，test_si，test_so离开了针，问题便可以解决扫描后插入。在其他一些情况下，剩下的针那里extendablity或其他用途，你知道，这也为你确定。

确保每个连通的引脚可以接受在你的脑海。仔细看看，如果你忘记了连接上
， 设计最高时钟时
， 你的老板在呼唤你
， 或者你的最后一个工作日之前休假？

Unconnect引脚很便宜
， 但昂贵时
， 一个不需要的。

 

[Guest]

[No message]

 

[eda_ak]

朋友您好：

连通的引脚并不一定是坏事
， 或者非常有害的直流电平（我会回来的这句话再次）。

换句话说
， 你可能会有一些个不连通的
， 但你必须知道它们是什么。例如
， 您可能（经合组织） -它是确定或备用电池的DFT有关。或者
， 您可能都对D Q_bar输出管脚，法郎没有连接。其实直流甚至不介绍一下Q_bar问题。

让我们再回到第一的句子。直流不连通的引脚可以忍受
， 但不会布局工具。因此
， 如果布局工具抱怨说，Q_bar是未连接
， 然后使用这个命令来修复它：

dc_shell - T的“设置verilog_show_unconnected_pins真

希望有所帮助。

 

[sxqzj]

它是真正帮助我，我也遇到这个问题！