K
kamesh419
Guest
亲爱的，
我有一个模式。该模型是表现在以下链接。
http://www.aisl.cyd.liu.se/temp/image.jpg
它有一个8-bit Adder
1）8
位加法器a Verilog-A Module
2）
用Verilog - A模块Some VPWLF Sources which take "files" as inputs.
3）
有些VPWLF来源
， 采取“文件
， 输入”。
:一些事实
：
I have to simulate it for 8, 12 and 16 bit adders.
1）
我要模拟8，12和16位加法器了。不仅如此
， 我需要模拟一个加法器（8,12和16位），整个模型
， 而且我已经进行了模拟乘法器和除法（包括8，第12和16位有），以及。所以现在对我的案件数量将会像9或可能更多
， 如果我打算做加法器，乘法器和除法的组合。The number of VPWLF sources also change accordingly and so does the Verilog-A modules.
2）VPWLF
来源的数量也因此而有所变动
， 所以是否用Verilog - A模块。
:我想做的事情
：
Simulate my Model shown in the picture (using spectre) and as explained above (The number of such models that I need to simulate will be 9 or more).
1）
我的模拟模型如图所示（使用阴影）及以上（的
， 我需要将这些模拟模型的数量解释9或以上）。因此
， 每VPWLF来源模拟所以社会的Verilog - A模块的改动。因此
， 我坚信
， 我需要自动执行此过程的模拟。由于这样做手工将是乏味的任务。我期待从你的建议以什么方式我可以对这样做的自动化。
我有一些想法
， 自动化是必须要做海洋使用脚本语言和技巧。但不知道究竟我可以对这样做。可以在任何一个建议
， 我正确的方向。
由于提前，
卡迈什。
我有一个模式。该模型是表现在以下链接。
http://www.aisl.cyd.liu.se/temp/image.jpg
它有一个8-bit Adder
1）8
位加法器a Verilog-A Module
2）
用Verilog - A模块Some VPWLF Sources which take "files" as inputs.
3）
有些VPWLF来源
， 采取“文件
， 输入”。
:一些事实
：
I have to simulate it for 8, 12 and 16 bit adders.
1）
我要模拟8，12和16位加法器了。不仅如此
， 我需要模拟一个加法器（8,12和16位），整个模型
， 而且我已经进行了模拟乘法器和除法（包括8，第12和16位有），以及。所以现在对我的案件数量将会像9或可能更多
， 如果我打算做加法器，乘法器和除法的组合。The number of VPWLF sources also change accordingly and so does the Verilog-A modules.
2）VPWLF
来源的数量也因此而有所变动
， 所以是否用Verilog - A模块。
:我想做的事情
：
Simulate my Model shown in the picture (using spectre) and as explained above (The number of such models that I need to simulate will be 9 or more).
1）
我的模拟模型如图所示（使用阴影）及以上（的
， 我需要将这些模拟模型的数量解释9或以上）。因此
， 每VPWLF来源模拟所以社会的Verilog - A模块的改动。因此
， 我坚信
， 我需要自动执行此过程的模拟。由于这样做手工将是乏味的任务。我期待从你的建议以什么方式我可以对这样做的自动化。
我有一些想法
， 自动化是必须要做海洋使用脚本语言和技巧。但不知道究竟我可以对这样做。可以在任何一个建议
， 我正确的方向。
由于提前，
卡迈什。