Oct 22, 2000 #3 K karthi_mit2003 Guest 建立时间和保持时间的计算基于电路的combinatio拖延和从公式如下 tcmax tpmax“= tclk姿; TCK的“= tpmax tcmax tsetup; tcmax =最长组合延迟 tpmax =最长连续延迟 tsetup =成立时间 tclk =时钟周期 并保持时间是根据赛道的最小延迟为基础。
建立时间和保持时间的计算基于电路的combinatio拖延和从公式如下 tcmax tpmax“= tclk姿; TCK的“= tpmax tcmax tsetup; tcmax =最长组合延迟 tpmax =最长连续延迟 tsetup =成立时间 tclk =时钟周期 并保持时间是根据赛道的最小延迟为基础。
Oct 22, 2000 #4 N nemolee Guest 每个细胞有自身的建立和保持时间。 Different process will have different value. 因此 , 建立和保持时间是基于设计。
Oct 22, 2000 #5 G Guest Guest 我设计一个同步加法器。 我在10纳秒加法器操作。 如何设置设置时间和保持时间的触发器 setuptime =? holdtime =? tclk = 10ns的。
Oct 22, 2000 #6 Z zeese Guest 如果你想编译你的设计使用类似的设计编译器或软件 类似的,你不需要知道或设置的建立和保持时间。 建立和保持时间是依赖于技术的图书馆,或依赖 在工厂 , 提供了细胞。不同厂商制造不同的细胞 建立时间和保持时间。 无论如何,如果你仍然想近似的建立时间和保持时间值, 有一件事你可以做的是编译器的设计在设计第一, 请确保您设置的目标的技术库。编译后, 你看到你的时间的报告,那里,你可以看到设置和保持时间的价值。 另一种方法,刚才宣读的技术库文件。它应提及 所有参数的细胞。 一个是我在处理我的工作有时具有0.4ns的设置,并举办 0.05毫微秒。 另一件事我想提一提,建立时间和保持时间不影响 在时钟频率。请纠正我 , 如果我错了。这就是我 思考。
如果你想编译你的设计使用类似的设计编译器或软件 类似的,你不需要知道或设置的建立和保持时间。 建立和保持时间是依赖于技术的图书馆,或依赖 在工厂 , 提供了细胞。不同厂商制造不同的细胞 建立时间和保持时间。 无论如何,如果你仍然想近似的建立时间和保持时间值, 有一件事你可以做的是编译器的设计在设计第一, 请确保您设置的目标的技术库。编译后, 你看到你的时间的报告,那里,你可以看到设置和保持时间的价值。 另一种方法,刚才宣读的技术库文件。它应提及 所有参数的细胞。 一个是我在处理我的工作有时具有0.4ns的设置,并举办 0.05毫微秒。 另一件事我想提一提,建立时间和保持时间不影响 在时钟频率。请纠正我 , 如果我错了。这就是我 思考。
Oct 22, 2000 #7 Ȩ Ȩ Guest 你可以学习一事实上的部队的内部结构, 我想你会得到它。 最好的问候山卡说: 为dflipflop的建立时间和保持时间为1纳秒任何一个可以解释此值的计算方法
Oct 22, 2000 #9 Z zeese Guest 设法采取超大规模集成电路的过程中,你就必须学习 在触发器,延误,电阻内部结构, 和电容,并布局。你会得到一个清晰 图片。或者,刚读了一个超大规模集成电路的书。
Oct 22, 2000 #10 N nittinsharma80 Guest 嗨 考虑触发器的晶体管的电路 , 然后阅读以下文件。 它描述了建立和保持基础训练班晶体管要求的概念.. 很抱歉,您还没有登录查看此附件
Oct 22, 2000 #11 F funster Guest 该atachment是一个事实上的部队示意图, 从这个原理,你可以看到 , 数据输入必须是稳定的时钟边沿之前posedege为 一段时间,这被称为建立时间, 数据输入必须保持稳定的一些时钟沿后posedge时间, 这次被称为保持时间。 详细的计算,可以计算出它们的示意图, 这并不棘手。 最好的问候 山卡说: 为dflipflop的建立时间和保持时间为1纳秒任何一个可以解释此值的计算方法
该atachment是一个事实上的部队示意图, 从这个原理,你可以看到 , 数据输入必须是稳定的时钟边沿之前posedege为 一段时间,这被称为建立时间, 数据输入必须保持稳定的一些时钟沿后posedge时间, 这次被称为保持时间。 详细的计算,可以计算出它们的示意图, 这并不棘手。 最好的问候 山卡说: 为dflipflop的建立时间和保持时间为1纳秒任何一个可以解释此值的计算方法