[的Quartus II]如何把握一个特定的时间进程

[aeneas81]

大家好，我该如何检查一个信号保持它的一个特定时期的价值，如为5ms，在Quartus II使用VHDL语言？我试图用等待，经过模拟，不具有任何效果的。希望你们都乐意提供帮助。谢谢提前RGDS浓度，aen

 

[r_e_m_y]

你好，我不明白什么是你的问题...你尝试在一个可综合使用for语句VHDL代码等待一个信号？这是不可能的。您甲肝到生成器计数器和计数的全局时钟边沿正确的号码...你是否会在模拟的Quartus下看到，如果你已经建立内部信号是稳定的5毫秒？你刚才配置的选择的信号波形窗口中有你的模拟结果看...如果这不是您的需求的目的，请详细说明：）

 

[wasp]

你需要改变状态的信号检测电路和延迟计数器。例如： - ð - 输入信号----------------------------------------- ------------- - 翻转触发器的延迟信号----------------------------- -------------------------进程（CLK）的开始，如果rising_edge（CLK）的则q 0或0 - >“1 ------- ------------------------------------------------- change_state

 

[aeneas81]

哇，感谢的代码，黄蜂。我已经尝试过使用计数器版本的r_e_m_y提到的，尽管它工作得很好，我只是想知道是否有任何其他选项来达到同样的事情，用更少的代码。无论如何，非常感谢。

 

[lucbra]

我不应该担心的代码行数，你必须写。的是，每一种方法会消耗触发器数目，在主时钟而定。这个数字是修复程序。