的Verilog动态实例？ ？

[sivasankar]

嗨，
是否有任何身体知道如何复制一个模块的多个实例时动态的Verilog ？
例如

` ifdef PHY_MEM_4
`确定培养基4
` elsif PHY_MEM_5
`确定培养基5
` endif内存U_RAM （
cs_n ，
cas_n
ras_n ，

.....);

我想这内存例如将多次复制取决于compilier dirictives `界定培养基4或5或6 ...

回答我
sivasankar

 

[EEHardware]

我想知道这一点，太多。
谁能知道，请回复和下午我！

 

[Guest]

很抱歉，我想没有simle /快捷方式

 

[silver_kiss]

有没有捷径可走ü高职写
， 但内部信号ü高职选择使用或不

 

[Guest]

好时机切换到VHDL和使用产生发言。

说笑而已，所以没有起火或开始的一场宗教战争之间的VHDL和Verilog ，
好吗 ？

我想许多人做的是运行前的处理器，如Perl脚本，其Verilog代码来处理这样的事情。我主要使用VHDL语言
， 但我工作的Verilog店在一两年后
， 其中一名球员将他原来的名字源文件*. vpre 。然后
， 他将参加他的预处理器
， 它们并将其转换为标准的*. v文件。除了复制instantiations他还将做一些最基本的输入/端口宽度检查。

板蓝根