的Verilog疑问句

[mohammed.peer]

国际米兰之间的分配延迟和惯性延迟1.Differentiate？
2.What之间有下面的代码行的区别？
reg1“=＃10 reg2;
reg3 =＃10 reg4;
3.What是和差异之间=== ==？

 

[Guest]

[No message]

 

[Shurik]

equal to b
, result unknown if x
or z
in a
or b1 == B组- A到
B的平等，结果未知
， 如果
x 或
z在 A或
Bequal to b
, including x
and z1 === B组- A到
B的平等，包括 X和
Z总是@（posedge时钟）为a = b;总是@（posedge时钟）乙= 1;有一个竞争条件阻塞报表时使用。
无论是= B将被执行在B = 1，反之亦然，这取决于模拟器的执行情况。因此，值寄存器A和B将不会被交换。相反，两个注册系统将得到相同的值（1或以前的值二）的基础上，Verilog仿真器执行。总是@（posedge时钟）1“= B的;总是@（posedge时钟）b“= 1;但是，使用消除竞争状态非阻塞的发言。在时钟的上升沿，所有右手边的变量是“读”和右手边表现进行评估
， 并在临时变量中存储的值。在写操作期间，值存储在临时变量分配到左手端变量。分离的读取和写入操作
， 确保登记册的价值A和B是正确的交换，不论顺序的写操作执行。