的VHDL代码为的柜台

[ahsanali]

我需要的VHDL代码反plz help.my的电子邮件地址是：contact2ahsan（上）yahoo.com

 

[Guest]

[No message]

 

[mmarco76]

什么是“的反”？
你输入一个字节，也许一个数据有效，你看看数据等于x“01”数数看？

如果是的话
， 我希望你能写的原因是很简单。

如果是那样的问题
， 您可以这样做的：

进程（时钟，rstn）
如果rstn = '0'，那么
碳纳米管“=（其他=”'0'）;
elsif clk'event和CLK = '1'，那么
如果datain = x“的01”，则
碳纳米管“=碳纳米管 1;
如果结束;
如果结束;
结束进程;

你改进
， 如重置计数器当它在最高或如果您外耳炎的信号是，参与到最终input_data_valid，放在块的输出碳纳米管
， 并提出看到specifical瞬间触发它..

 

[ahsanali]

一个人的计数器是那种coutns一个数字的字符串中....例如
， 在“001110'有3人的。

我的教练给了暗示：and then call them

使 Multiplexure，加法器，时钟

， 然后调用它们

 

[nand_gates]

结帐这一个....
代码：

图书馆ieee;

使用ieee.std_logic_1164.all;

使用ieee.arith.all;实体ones_count是端口（

时钟：在锁相环;

rst_n：在锁相环;

ld_data：在锁相环;

忙：出锁相环;

data_in：在std_logic_vector（7 downto 0）;

数：出std_logic_vector（3 downto 0））;结束ones_count;建筑的行为是对ones_count

信号数据：std_logic_vector（7 downto 0）;

信号count_i：std_logic_vector（2 downto 0）;

信号之：std_logic_vector（3 downto 0）;

开始-行为

计数“=总和;

进程（时钟，rst_n）

开始-过程

如果rst_n = '0'，那么-异步复位（低电平有效）

数据“=（其他=”'0'）;

count_i“=（其他=”'0'）;

忙“= '0';

总结“=（其他=”'0'）;

elsif clk'event和CLK = '1'，那么-时钟的上升沿

如果ld_data = '1'，那么

数据“= data_in;

count_i“=（其他=”'0'）;

忙“= '1';

如果结束;

如果count_i / =“111”，则

count_i“= count_i ”001“;

总结“=总和 数据（count_i）;

如果结束;

如果count_i =“111”，则

总结“=总和 数据（count_i）;

忙“= '0';

如果结束;

如果结束;

结束进程;年底的行为;-

- __ __ __ __ __ __ __ __ __ __ __

-时钟_ / \ ___ / \ ___ / \ ___ / \ ___ / \ ___ / \ ___ / \ ___ / \ ___ / \ ___ / \ ___ / \ __

- _______________________________________________________________________

- RST_N _____/

- ______

- LD_DATA_____________ / \ ________________________________________________________

-

- _____________________________________________________________________________

- DATA_IN___________AA___________________AA________________AA____________AA___________

-

- ______________________________________________________

-忙_______________/ \ ______

- ______________________ ______ ______ ______ ______ ______ ______ ____________

- COUNT_i___________0__________X__1___X__2___X__3___X__4___X__5___X__6___X__7_____7___

-

- ______________________ ______ ______ ______ ______ ______ ______ ______ _____

-计数___________0__________X__0___X__1___X__1___X__2___X__2___X__3___X__3___X_4___

-

 

[echo47]

这似乎也喜欢做这样的努力。
我不知道的VHDL，Verilog的
， 但我会尝试这样的（输入是一个8位信号
， 而不是字符串）的东西：
代码：

模块的顶部（第十的）;

输入[7:0] ×;

输出[3:0]的;分配的= X信息[7]十X [6]十X [5]十X [4]十X [3]十X [2]十X [1]十X [0];

endmodule